JPH0362392A - Ｆｉｆｏメモリー・システム - Google Patents

Ｆｉｆｏメモリー・システム

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JPH0362392A
JPH0362392A JP2085054A JP8505490A JPH0362392A JP H0362392 A JPH0362392 A JP H0362392A JP 2085054 A JP2085054 A JP 2085054A JP 8505490 A JP8505490 A JP 8505490A JP H0362392 A JPH0362392 A JP H0362392A
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JP
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signal
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ram memory
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JP2085054A
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English (en)
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David L Simpson
デイヴイツド　エル．シンプソン
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NCR Voyix Corp
Original Assignee
NCR Corp
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Publication date
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Pending legal-status Critical Current

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    • G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
    • G06F2205/126—Monitoring of intermediate fill level, i.e. with additional means for monitoring the fill level, e.g. half full flag, almost empty flag

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理システムに関し、特にＦＩＦＯメ
モリーを使用したデータ・バッファ回路に関する。
〔従来の技術〕
データ処理システムでは、システムの内外に転送するデ
ータを一時的にバッファ又は保持することが屡々必要と
なる。データのバッファはデータを転送しようとしたと
き受信機がビジィの場合、又はトランスミッタ又はレシ
ーバの転送速度が異なる場合に発生するであろう。いず
れにせよ、データは送信する際にバッファから回復しな
ければならない。この処理は先入先出（Ｆ　Ｉ　ＦＯ）
として知られている。
ＦＩＦＯメモリー装置は典型的にＦＩＦＯのステータス
を追跡する手段、すなわちエンプティかフルかを見てフ
ル状態のとき又はエンプティ状態のときに信号を発生す
る手段を持つであろう。そのような手段は書込及び読出
ポインタ及び比較器を含むかもしれない。書込ポインタ
はそこに書込まれるべきメモリーの次の位置を追跡し、
データ要素が挿入されるたびごとに増算されるであろう
。
読出ポインタは最後のデータ要素が読出されたメモリー
の位置を追跡し、データ要素が読出されるたびごとに増
算する。比較器は基本的に所定の量（一定）だけポイン
タが異なるか等しい場合を決定する。
エンプティ信号及びフル信号のほか、ある比較器は所定
のデータ量がバッファに記憶されたかどうかを表示する
他の信号を発生する。例えば、この信号はバッファが半
フルの場合に発生してもよい。この他の信号はバッファ
を通してデータが有効に流れることを維持するのに必要
である。
〔発明が解決しようとする問題点〕
上記の信号はバッファが所定のレベルに満たされた場合
を示し、及びバッファが読出されるべきときを表示する
。このレベルは与えられたシステムにとって最良でなけ
ればならず、他のシステムにとっては理想的より悪いか
もしれず、与えられたシステムの異なる動作状態でも理
想より悪いかもしれない。
又、ＦＩＦＯのデータ量を追跡する手段で経験した他の
問題は、エンプティやフルなどの出力信号が２値カウン
タ及びアダーを通して受ける不均一な遅延のために正し
いレベルから瞬間的に外れたりすることが知られている
ことである。そのような出力信号の欠陥を避けるために
、典型的には出力信号を同期するか、出力が安定した後
でのみサンプルすることである。これはＦＩＦＯにシス
テム・クロックと同期することを要求する。
従って、この発明の目的は新たな及び改良されたＦＩＦ
Ｏメモリー・システムを提供することである。
この発明の他の目的は、ＦＩＦＯレディ信号を発生する
レベルをプログラムする手段を持つＦＩＦＯメモリー・
システムを提供することである。
更に、この発明の目的は欠陥のない出力信号を持つＦＩ
Ｆ○メモリー・システムを提供することである。
更に、この発明の目的はより効率よ（データ転送を行う
非同期読出書込動作を行うＦＩＦＯメモリー・システム
を提供することである。
〔問題を解決するための手段〕
この発明は次のように構成して上記の問題を解決した。
すなわち、この発明の一面によると、ＲＡＭメモリーと
、前記ＲＡＭメモリーに書込まれるべき次のデータ要素
の最少変更符号化アドレスを記憶する書込ポインタ・レ
ジスタと、前記ＲＡＭメモリーから読出されるべき次の
データ要素の最少変更符号化アドレスを記憶する読出ポ
インタ・レジスタと、前記両レジスタの内容を比較して
占有するメモリー量を表わすオフセット信号を出力に発
生するオフセット発生器と、プログラムされたオフセッ
ト信号を発生するプログラマブル・オフセット・レジス
タと、前記プログラムされたオフセット信号と前記オフ
セット信号とを比較して前記オフセット信号が前記プロ
グラムされたオフセット信号より大か等しい場合にレデ
ィ信号を発生する比較器とを含むＦＩＦＯメモリー・シ
ステムを提供する。
更に、この発明の他の面によると、それはプログラマブ
ル・オフセット・レジスタにプログラムされたオフセッ
ト値をロー・ドし、ＲＡＭメモリーにデータ要素を書込
み、書込ポインタに最少変更コードを加算して前記ＲＡ
Ｍメモリーに書込まれるべき次のデータ要素のアドレス
を識別し、前記ＲＡＭメモリーから読出されるべき次の
データ要素のアドレスを最少変更コードで識別する読出
ポインタを供給し、前記書込及び読出ポインタの内容を
比較してそこからオフセット値を発生し、前記オフセッ
ト値を前記プログラムされたオフセット値と比較し、前
記オフセット値が前記プログラムされたオフセット値よ
り大か等しい場合に前記ＲＡＭメモリーが読出されるべ
くレディであることを示すレディ信号を発生する各工程
を含む２つのデータ・バス間のデータ・バッファ方法を
提供する。
〔実施例〕
第１図はこの発明の一実施例によるＦＩＦＯメモリー・
システム１０のブロック図である。システム１０はＲＡ
Ｍメモリー１２と、書込ポインタ・レジスタ１４と、読
出ポインタ・レジスタ１６と、オフセット発生器Ｉ８と
、プログラマブル・オフセット・レジスタ２０と、比較
器、２２とを含む。ここではこの発明の２つの実施例を
示す。その第１は同期状態における２値信号の使用（以
下、２値システムと称する）を含み、第２は最少変更符
号化信号の使用（以下、最少変更システムという）を含
む。ここでいう“最少変更コード（又は符号）”とはそ
の後に続くすべてのコード・ロードは１デイジツトのみ
が異なるという特性を持つコードをいう。又、最少変更
コードは時にはサイクリック・コードと呼ばれる。最少
変更システムも、詳細に後述するコンバータ２４を含む
。
動作を簡単に説明すると、書込及び読出ポインタ・レジ
スタ１４．１６はＲＡＭ１２に記憶されているデータの
夫々現書込及び読出アドレスを追跡する。これら現アド
レスはＲＡＭ１２に記憶されているデータの量を表わす
オフセット値を決定するオフセット発生器１８に供給さ
れる。プログラムされたオフセット値はプログラマブル
・オフセット・レジスタ２０にロードされる。比較器２
２はエンプティ′、又はフル’　　（ＲＡＭＩ２がエン
プティ（空）かフル（満たされている）かを表わす）信
号を発生する。比較器２２は、ＲＡＭ１２のデータの量
かプログラムされたオフセット値より大か等しい場合に
ＲＡＭ１２が読取られることにレディであること（読取
可能）を示すレディ′信号を発生する。ここで使用する
マーク　　′”はその信号がアクティブロー”であるこ
とを示す。これはこの発明の説明にのみ限定されるもの
ではないが、この発明の実施の完全な説明に最良の方法
である。
データ要素をＲＡＭ１２に書込む場合（データ人）、Ｒ
ＡＭ１２はその制御ラインに受信した信号“書込”で可
能化される。データ要素は書込ポインタ・レジスタ１４
から供給したアドレス（ＷＲＡＤＤ）のＲＡＭ１２に書
込まれる。書込ポインタ・レジスタ１４は書込信号を受
信すると加算され、その出力からＲＡＭ１２に書込まれ
るべき次のデータ要素の書込アドレス（ＷＲＡＤＤ）を
発生する。書込ポインタ・レジスタ１４は、又ＲＡＭ１
２に書込まれるべき次のデータ要素のアドレスを記憶す
る。
ＲＡＭ１２からデータ要素を読出す場合（データ出）、
ＲＡＭ１２は制御ラインに受信した読出信号で可能化さ
れ、データ要素は読出ポインタ・レジスタ１６から供給
されたＲＡＭ１２のアドレス（ＲＤ　　ＡＤＤ）から読
出される。読出ポインタ・レジスタ１６は読出信号を受
信すると加算され、ＲＡＭ１２から読出されるべき次の
データ要素の読出アドレス（ＲＤ　ＡＤＤ）をその出力
から発生する。読出ポインタ・レジスタ１６は、又ＲＡ
Ｍ１２から読出されるべき次のデータ要素のアドレスを
記憶する。
書込ポインタ・レジスタ及び読出ポインタ・レジスタの
各内容（ＷＲＡＤＤ及びＲＤ　　ＡＤＤ）は、オフセッ
ト発生器１８に供給される。ＷＲＡＤＤとＲＤ　　ＡＤ
Ｄとはオフセット発生器１８で比較され、ＲＡＭ１２の
占有されるメモリーの量を表わすオフセット値（信号’
）　（ＯＦＦ）を発生して比較器２２に転送される。２
値システムでは、書込及び読出ポインタ・レジスタ１４
．１６は２値カウンタであり、オフセット発生器１８は
０ＦＦ＝ＷＲＡＤＤ−ＲＤ　ＡＤＤを実行する２値減算
器である。
最少変更システムでは、書込及び読出ポインタ・レジス
タ１４．１６は最少変更コードでカウントし、オフセッ
ト発生器１８は最少変更コードでＷＲＡＤＤ及びＲＤ　
　ＡＤＤの等価２値減算を行い最少変更符号化ＯＦＦ信
号を発生する。グレイ（Ｇｒａｙ　）コードを使用した
最少変更システムのための書込又は読出ポインタ・レジ
スタ１４．１６の例を第６Ａ〜６Ｃ図に示し、グレイ・
コードを使用したオフセット発生器１８を第７〜１１図
に示す。
プログラムされたオフセット値（プログラマブル・オフ
セット・レジスタ２０に記憶されている）は信号が与え
られる前にＲＡＭ１２に記憶されるべきデータの量を表
わす。典型的に、これはこの発明のメモリー・システム
１０が使用されるべき特定のシステム又は応用の必要性
に従って変えることができる。２値システムにおいて、
プログラムされたオフセット信号（ＰＯＦＦ）はレジス
タ２０から比較器２２に直接転送される。最少変更シス
テムにおいては、プログラムされたオフセット信号は最
少変更コードか２値コードのどちらかでレジスタ２０に
記憶することができる。ＰＯＦＦが最少変更コードで記
憶されると、それは直接比較器２２に転送される。ＰＯ
ＦＦが２値で記憶されると、コンバータ２４（オフセッ
ト・レジスタ２０を比較器２２に接続する）は２値数を
最少変更コードに変換し、その結果を比較器２２に転送
する。
２値コードを最少変更コードに変換するコンバータ２４
の１つの形式は第１２図に示す。
比較器２２はオフセット信号（ＯＦＦ）とプログラムさ
れたオフセット信号（ＰＯＦＦ）とを比較して、ＯＦＦ
がＰＯＦＦより大か等しい場合レディ信号（レディ）を
発生する。第３図において、比較器２２はラップアラウ
ンド・デテクタ２６と、大か等テスト回路２８と、フラ
グ発生器３０とを含む。
ラップアラウンド・デテクタ２６の目的は０ＦＦ−〇の
意味からあいまいさを除去することである。
０ＦＦ＝ＯはＲＡＭ１２がフルかエンプティかを意味し
うるから、ラップアラウンド・デテクタ２６はＯＦＦを
追跡し、ＲＡＭ１２がフルかエンプティに近付いている
かどうか決定するよう変化又は変更を監視する。ＲＡＭ
１２のフル直前にデテクタ２６はアクティブロー”信号
ＷＲＡＰ’を発生し、ＲＡＭ１２がフルでない場合、デ
テクタ２６からのＷＲＡＰ’信号はインアクティブハイ
”である。大か等テスト回路２８はＯＦＦとＰＯＦＦ両
信号を受信し、ＯＦＦがＰＯＦＦより大か等しい場合に
それを決定し、その場合回路２８の出力からアクティブ
ロー”信号ＧＥ’を発生する。フラグ発生器３０はデテ
クタ２６、回路２８及びオフセット発生器１８の各出力
に接続されて信号ＷＲＡＰ’　　ＧＥ’及びＯＦＦを受
信する。発生器３０は信号フル′を発生してＲＡＭ１２
が０ＦＦ＝０及びＷＲＡＰ＝Ｏのときにフルであること
を表示する。発生器３０は０ＦＦ＝０及びＷＲＡＰ’＝
１のときに信号エンプティ′を発生する。発生器３０は
ＧＥ′＝ＯかＲＡＭ１２がフルのときに信号“レディ”
を発生する。
第１図の書込ポインタ・レジスタ１４は信号“リセット
”及び“書込”を受信してアドレス・バス３２に信号Ｗ
ＲＡＤＤを発生する。アドレス・バス３２はＲＡＭ１２
及びオフセット発生器１８の入力に接続される。読出ポ
インタ・レジスタ１６は信号“リセット”及び“読出”
を受信してアドレス・バス３４に信号ＲＤ　　ＡＤＤを
発生する。アドレス・バス３４はＲＡＭ１２及びオフセ
ット発生器１８の入力に接続される。ＲＡＭ１２は制御
ラインから書込及び読出信号を受信し、データ・バス３
６からデータを受信する。ＲＡ　Ｍ　１２はＲＡＭ１２
に対し同時に読出及び書込しうる入力データ・バス３６
と出力データ・バス３８とを有するデュアル・ボート型
である。データはＲＡＭ１２からデータ・バス３８に読
出され、まずマルチプレクサ（ＭＵＸ）４０を通る。オ
フセット発生器１８は信号ＷＤ　　ＡＤＤ及びＲＤ　　
ＡＤＤを受信してバス４２にオフセット（ＯＦＦ）信号
を発生する。
プログラマブル・オフセット・レジスタ２０はリセット
′及びＬＤオフセット′信号を受信し、データ・バス４
４からオフセット・データを受信する。図に示してはい
ないが、データ・バス４４はデータ・バス３６に接続さ
れ、このシステムでは単一データ・バスのみを要求する
のでオフセット・データ（ＯＦＦＳＥＴ　ＤＡＴＡ）は
データ・バス３６を介してレジスタ２０に送信される。
オフセット・データはレジスタ２０が制御信号（ＬＤオ
フセット）を受信して可能化されたときにレジスタ２０
にロードされる。レジスタ２０はオフセット・データを
記憶し、それをプログラムされたオフセット（ＰＯＦＦ
）信号の形でバス４６に供給する。バス４６はＭＵＸ４
０の入力及びコンバータ２４の入力に接続される。ＭＵ
Ｘ４０はデータ・バス３８に出力されるべきバス４６に
ＰＯＦＦ信号を選択するプログラムされた読出オフセッ
ト（ＲＤ　ＡＤＤ）信号を受信するため制御ラインに供
給される。コンバータ２４は２値システムには要求され
ず、ケース・バス４６が直接比較器２２の入力に接続さ
れる。オフセット・データをレジスタ２０に記憶する場
合、最少変更システムでは、バス４６はコンバータ２４
の入力に接続され、コンバータ２４の出力はバス４８を
通して比較器２２の入力に接続される。
比較器２２はバス４２．４８からＯＦＦ、ＰＯＦＦ信号
を受信する。又、比較器２２はプログラマブル・オフセ
ット・レジスタ２０からのオフセット・レジスタ・ゼロ
（ＯＲＺ’）信号を受信し、リセット信号を受信する。
比較器２２から３つの信号エンプティ′、フル′及びレ
ディ′を発生する。
第２図はプログラマブル・オフセット・レジスタ２０の
詳細を示す。オフセット・データは複数の並列り型フリ
ップ・フロップ（ＦＦ）５０．。
５０６．・・・５０．に記憶される。ＦＦの数、すなわ
ちｎの値はＲＡＭ１２のアドレスしうる位置の数に等し
い。各ＦＦ５０はデータ・バス４４から並列ラインのオ
フセット・データの１つを受信するＤ入力を持つ。その
ＣＫ大入力制御信号ＬＤオフセット′を受信する。ＬＤ
オフセット′がアクティブのときはいつでもデータ・バ
ス４４のオフセット・データはＦＦ５０にロードされる
。ＦＦ５０のオフセット・データはプログラムされたオ
フセット・データＰＯＦＦとしてそのＱ出力から得られ
る。Ｑ出力は、又Ｑ出力のすべてが“ローのときアクテ
ィブ・　“ロー”出力ＯＲＺ”を供給するオア・ゲート
５２に入力として接続される。
ＯＲＺ’信号は比較器２２に使用される。各ＦＦ５０は
信号の受信によりＦＦをリセットするＲ入力に信号“リ
セット′”を受信する。
第３図は比較器２２のブロック図である。比較器２２は
ラップアラウンド・デテクタ２６と、大又は等テスト回
路２８と、フラグ発生器３０とを含む。ラップアラウン
ド・デテクタ２６はオフセット信号“ＯＦＦ”及びリセ
ット信号“リセット”を受信して信号“ＷＲＡＰ””を
出力する。大又は等回路２８はオフセット信号ＯＦＦと
プログラムされたオフセット信号ＰＯＦＦの両方を受信
してＧＥ’−信号（大又は等しい）を出力する。ＧＥ’
信号はＯＦＦがＰＯＦＦより大か等しいときに発生する
。フラグ発生器３０はＷＲＡＰ’　、ＧＥ’○ＲＺ′及
びＯＦＦを受信し、エンプティ′、レディ′及びフル′
信号を出力する。
第４図は２値システムに使用することができるラップア
ラウンド・デテクタ２６の回路図である。
デテクタ２６はＤ型ＦＦ５４と、オア・ゲート５６と、
アンド・ゲート５８とを含む。アンド・ゲート５８はＯ
ＦＦ、、、　　ＯＦＦ、、　、　・＝、　　０ＦＦｔの
ようなＯＦＦ信号の“ハイ“ｎ−１ビツトを入力として
受信する。オア・ゲート５６はアンド・ゲート５８の出
力及び信号フルを入力する。ＦＦ５４のＤ入力はオア・
ゲート５６の出力に接続される。そのＣＫ人力にシステ
ム・クロック信号を受信する。
これはラップアラウンド・デテクタ２８と同期して、信
号ＯＦＦの単一ビットが各読出又は書込動作のために変
化するかもしれない場合より多く２値システムにおいて
発生するかもしれないような出力の欠陥を防止する。Ｆ
Ｆ５４はＱ′出力から信号ＷＲＡＰ’を発生する。ＦＦ
５４が最初リセットされたとき、信号ＷＲＡＰ’はイン
アクティブハイ”である。ＲＡＭ１２が満たされたとき
、ＯＦＦは最終的に各ビットＯＦＦ、　、・・・０ＦＦ
２が１であり、アンド・ゲート５８の出力が“ハイ”に
なるまで増加する。そのとき、ＷＲＡＰ’はアクティブ
ロー”になる。
第５図はこの発明の２値又は最少変更システムのどちら
にも使用することができるようなフラグ発生器３０の回
路図である。フラグ発生器３０はインバータ６０．．６
０．、・・・、６０ｏと、ナンド・ゲート６２と、イン
バータ６４，６６．６８と、ナンド・ゲート７０．７２
と、インバータ７４と、インバータ７６、．７６、、　
　・・・、７６ｎと、アンド・ゲート７８と、インバー
タ８０と、ノア・ゲート８２と、マルチプレクサ（ＭＵ
Ｘ）８４とを含む。ナンド・ゲート６２はインバータ６
０１゜６０６．・・・、６０ｏで反転されたＯＦＦ信号
のｎビットを入力する。ナンド・ゲート７０は６４で反
転されたナンド・ゲート６２の出力と、信号ＷＲＡＰ’
とを受信する。ナンド・ゲート６２はＲＡＭ１２がエン
プティのときに発生する信号エンプティ′を出力する。
信号エンプティ′はＯＦＦがＯであり、ＷＲＡＰ’がイ
ンアクティブハイパのときのみ発生する。ナンド・ゲー
ト７２はインバータ６８で反転した信号ＷＲＡＰ’とイ
ンバータ６６で反転したナンド・ゲート６２の出力とを
受信する。信号“フル”はＯＦＦが０であり、ＷＲＡＰ
’がアクティブロー”の場合にのみ発生する。アンド・
ゲート７８はインバータ７４で反転した信号ＷＲＡＰ’
　とインバータ７６、。
７６、、−、　　？、６．で反転した信号“ＯＦ　Ｆ　
”のハイｎ−１ビツトとを受信する。ノア・ゲート８２
はアンド・ゲート７８の出力とインバータ８０で反転し
た信号ＧＥ’とを受信する。ＭＵＸ８４は第１人力に信
号“フル′”を第２人力にノア・ゲート８２の出力を受
信する。ＭＵＸ８４の選択入力はＯＲＺ’信号である。
ＯＲＺ’がアクティブ“ロー”のとき（プログラムされ
たオフセットが０であることを意味する）、第１人力が
選択される。これは、レディ′がフル′の場合にのみ出
力されるということを意味する。言換えると、信号“レ
ディ”（まＲＡＭ１２がフルのときにのみ与えられると
いうことである。ＯＲＺ’がインアクティブハイ”　（
値がオフセット・レジスタにロードされたことを意味す
る）であると、第２の入力が選ばれ、ＯＦＦがＰＯＦＦ
より大か等しいときにのみレディ信号が与えられること
を意味する。
ＲＡＭ１２がフルの場合、オフセットはＯ（ＯＦＦ。
＝０　　ＯＦＦ、、＝Ｏ）、ＷＲＡＰ’　＝０．及びＧ
Ｅ’＝１である。アンド・ゲート７８の出力が１である
と、ノア・ゲート８２の出力は０である。
従って、ゲート７８はＲＡＭ１２がフルの間、ＭＵＸ８
４からのレディ′信号をアクティブロー”に有効に保持
する。
前述したように、ここではこの発明の２つの実施例、す
なわち２値システムと最少変更システムとを説明する。
ここまでで２値システムの説明は終了している。第１図
を振返えると、そこでは、書込及び読出ポインタ・レジ
スタ１４．１６は従来の２値カウンタであり、オフセッ
ト発生器１８は従来の２値減算器である。ＲＡＭ１２及
びＭＩＸ４０は、又この実施例ではデュアル・ポートＲ
ＡＭである従来のＲＡＭ１２でよい。プログラマブル・
オフセット・レジスタ２０は第２図で説明した。
コンバータ２４は２値システムでは要求されず、比較器
２２は第３図で説明した。２値ラツプアラウンド・デテ
クタは第４図で説明した。２値の大又は等テスト回路は
従来の２値比較回路である。
フラグ発生器は第５図で説明した。
最少変更システムにおける最少変更コード書込又は読出
ポインタ・レジスタは第６Ａ〜６Ｃ図で説明した。最少
変更コード・オフセット・レジスタ１８は第７〜１１図
で説明した。２値対最少変更コード・コンバータ２４は
第１２図で説明した。
最少変更コードの大又は等テスト回路は第１３図で説明
した。最少変更コード・ラップアラウンド・デテクタは
第１４図で説明した。
第６Ａ〜６Ｃ図は第６Ｃ図のシートにある第６図に示す
ように接続される。次に、書込又は読出ポインタ・レジ
スタ１４．１６のため最少変更システムに使用すること
ができるようなグレイ・コード・ポインタ・レジスタの
回路図について説明する。グレイ・コードはあるタイプ
の最少変更コードとして知られている。最少変更コード
は、各カウントの増分が１ビツトのみである（２値コー
ドは何ビットの変化でもよい）ということで２値システ
ムとは異なる。例えば、数１．２．３は２値では夫々０
１，１０．１１と交換される。２値では１から２にカウ
ントする際、両ビットを変化するのに対し、グレイ・コ
ードの１．２．３は０１．１１．１０であり、各増分に
おいて１ビツトのみを変化する。下記テーブルは完全な
５ビツト・グレイ・コード・シーケンスと、比較のため
に等価の２進法を示す。
０００１ ００１１ ００１０ ０１１０ ０１１１ ０１０１ ｏｏｉｏ。
１１００ １１０１ この発明におけるグレイ・コードの使用は２値コードで
カウントするときに発生するかもしれないような出力欠
陥を防止することである。言換すると、単一ビット以上
の変化があるとき、そのビットの１つが他方の直前で変
化するかもしれないということである。これはそのよう
な数について行われた動作に瞬間的エラーを発生するか
もしれないということを意味する。全システムがクロッ
クで制御されない場合、それによってその出力は欠陥を
持ち誤った信号を供給するかもしれない。
第６図の実施例はＮ＝５におけるグレイ・コード・ポイ
ンタ・レジスタ８６を示す。レジスタ８６は５つのＤ型
ＦＦ８８．．８８１，８８．．８８ｄ８８、を含む。各
ＦＦ８８はそのＣＫ大入力ＩＮＣ（増加）信号を受信す
る。ＩＮＣ信号はレジスタ８６が夫々書込ポインタ・レ
ジスタ１４として使用されるか、又は読出ポインタ・レ
ジスタ１６として使用されるかによって第１図に示す書
込信号か読出信号のどちらかである。レジスタ８６はＩ
ＮＣ信号の受信により、５つのＧＣＰ、ビットの１つを
変化して加算する。ＩＮＣ信号は典型的には先端と尾端
とを有する方形波パルスである。
各ＦＦはＩＮＣ信号の尾端に応答して、ＩＮＣ信号の尾
端が発生するまでレジスタ８６を加算しないようにする
。書込信号が読出信号のどちらかの形の信号ＩＮＣは、
又ＲＡＭ１２に送信される。
データはＲＡＭ１２の正しいアドレスに書込まれ、読出
されることを保証するため、ＲＡＭ１２は書込信号か読
出信号の“尾端”に応答する。従って、データは、ポイ
ンタ１４．１６のアドレスが増加する前にＲＡＭ１２に
記憶され、読出される。
各ＦＦ８８のＱ出力はＧＣＰ　（、グレイ・コード・ポ
インタｙ信号の１ビツトを供給する。ＧＣＰ信号は第１
図のＷＲＡＤＤ信号又はＲＤ　ＡＤＤ信号に等価である
。各ＦＦ８８に対するＤ入力はすべてのＦＦ８８のＱ出
力からのＧＣＰ信号の作用である信号を受信する。それ
ら信号はロジック・ゲート・マトリックスを通して処理
される。例えば、第６Ａ−図に示すように、レジスタ８
６は排他的オア・ゲート９０と、インバータ９２．．９
２ｂ、９２．。
９２、と、アンド・ゲート９４と、排他的オア・ゲート
９６とを含む。排他的オア・ゲート９０はＦＦ８８．及
び８８．のＱ出力を受信し、インバータ９２．は排他的
オア・ゲート９０の出力を受信する。インバータ９２．
．９２．．９２ｅの入力は夫々ＦＦ８８．．８８．．８
８ｃのＱ出力を受信し、アンド・ゲート９４はインバー
タ９２．。
９２、．９２．．９２ｄの出力を受信する。排他的オア
・ゲート９６はアンド・ゲート９４の出力とＦＦ８８．
のＱ出力とを受信し、ＦＦ８８．の０人力は排他的オア
・ゲート９６の出力を受信する。レジスタ８６は更に排
他的オア・ゲート９８と、インバータ１００．．１００
．．１００ｃと、アンド・ゲート１０２と、排他的オア
・ゲート１０４とを含む。排他的オア・ゲート９８はＦ
Ｆ８８、．８８．のＱ出力を受信し、インバータ１００
゜の人力は排他的オア・ゲート９８の出力を受信する。
インバータ１００．．１００．の入力は夫々ＦＦ８８．
．８８．のＱ出力を受信し、アンド・ゲート１０２はイ
ンバータ１００．。
１００、、ｔｏｏｃ及びＦＦ８８ｅの出力を受信する。
排他的オア・ゲート１０４はアンド・ゲート１０２の出
力及びＦＦ８８．のＱ出力を受信し、ＦＦ８８．の０人
力は排他的オア・ゲート１０４の出力を受信する。
第６Ｂ図のレジスタ８６は、更に排他的オア・ゲート１
０６，１０８と、インバータ１１０．。
１１０ｂと、アンド・ゲート１１２と、排他的オア・ゲ
ート１１４とを含む。排他的オア・ゲート１０６はＦＦ
８８．．８８．のＱ出力を受信し、排他的オア・ゲート
１０８は排他的オア・ゲート１０６の出力とＦＦ８８゜
のＱ出力を受信する。
インバータ１１０．の入力は排他的オア・ゲート１０８
の出力を受信し、インバータ１１０．の入力はＦＦ８８
゜のＱ出力を受信し、アンド・ゲート１１２はインバー
タ１１０．．１１０ｂの出力を受信し、ＦＦ８８ｄの出
力を受信する。排他的オア・ゲート１１４はアンド・ゲ
ート１１２の出力とＦＦ８８゜のＱ出力とを受信し、Ｆ
Ｆ８８ｃの０人力は排他的オア・ゲート１１４の出力を
受信する。レジスタ８６は更に排他的オア・ゲート１１
６．１１８，１２０と、インバータ１２２と、アンド・
ゲート１２４と、排他的オア・ゲート１２６とを含む。
排他的オアー・ゲー）１１６はＦＦ８８、．８８ｂのＱ
出力を受信し、排他的オア・ゲート１１８は排他的オア
・ゲート１１６の出力及びＦＦ８８ｃのＱ出力を受信す
る。排他的オア・ゲー）１２０は排他的オア・ゲート１
１８の出力及びＦＦ８８．のＱ出力を受信し、インバー
タ１２２の入力は排他的オア・ゲート１２０の出力を受
信する。アンド・ゲート１２４はインバータ１２２の出
力とＦＦＱ８゜の出力とを受信し、排他的オア・ゲート
１２６はアンド・ゲート１２４の出力及びＦＦ８８．の
Ｑ出力を受信する。ＦＦ８８、のＤ入力は排他的オア・
ゲート１２６の出力を受信する。
第６Ｃ図のレジスタ８６は更に排他的オア・ゲート１２
８，１３０，１３２，１３４，１３６とインバータ１３
５とを含む。排他的オア・ゲート１２８はＦＦ８８．．
８８．のＱ出力を受信し、排他的オア・ゲート１３０は
排他的オア・ゲート１２８の出力とＦＦ８８．のＱ出力
とを受信する。
排他的オア・ゲート１３２は排他的オア・ゲート１３０
の出力とＦＦ８８ｄのＱ出力とを受信し、排他的オア・
ゲート１３４は排他的オア・ゲート１３２の出力とＦＦ
８８．のＱ出力どを受信する。
インバータ１３５は排他的オア・ゲート１３４の出力を
受信し、排他的オア・ゲート１３６はインバータ１３５
の出力とＦＦ８８．のＱ出力とを受信し、ＦＦ８８．の
Ｄ入力は排他的オア・ゲート１３６の出力を受信する。
第７〜１１図は第１図のオフセット発生器１８に使用さ
れるようなグレイ・コード・オフセット発生器１３８の
回路図である。第６図と同様、第７〜１１図の実施例は
Ｎ＝５である。第７Ａ〜７Ｂ図はＧＣＯＦＦ、　（５ビ
ツトのグレイ・コード・オフセット信号の最初）を発生
するロジック回路を示し、第８Ａ〜８Ｂ図はＧＣＯＦＦ
　＋を発生するロジック回路を示し、第９Ａ〜９０図は
ＧＣＱＦＦｚを発生するロジック回路を示し、第１０Ａ
−ｔｏｃ図はＧＣＯＦＦｓを発生するロジック回路を示
し、第１１Ａ−１１Ｂ図はＧＣＯＦＦ、を発生するロジ
ック回路を示す。発生器１３８は第１図の書込及び読出
ポインタ・レジスタ１４．１６からＷＤ　ＡＤＤ信号及
びＲＤ　ＡＤＤ信号を受信する。発生器１３８はグレイ
・コードで動作するから、レジスタ１４．１６は第６図
で説明したものでよい。従って、発生器１３８が受信し
た外部信号はＧＣＷＲＰ　　（グレイ・コード書込ポイ
ンタ）及びＧＣＲｏＰ　　（グレイ・コード読出ポイン
タ）と呼ばれる。ＧＣＷＲＰを構成する５つのビットは
ＧＣＷＲＰＩＩ　、　ＧＣＷＲＰＩ　、　ＧＣＷＲＰＩ
　、　ＧＣＷＲＰ３　。
ＧＣＷＲＰ４であり、ＧＣＲＤＰを構成する５つのビッ
トはＧＣＲｏＰｏ　、　Ｇ’ＣＲｏＰ＋　、　ＧＣＲｎ
Ｐｔ　、　ＧＣＲｏＰｓＧＣＲＤＰ４　、である。発生
器１３８の回路要素に対する他の入力は反転した信号Ｇ
ＣＷＲｐＨ’、、　　ＧＣＷＲＰＩＧＣＷＲｈ’　、　
　ＧＣＷ、ｌＰｓ’　、　　ＧＣＷＲＰ４’　、　　Ｇ
ＣＲｏＰａ’ＧＣＲＤＰＩ’　、　ＧＣＲＤＰ２’　、
　ＧＣＲｏＰｓ’　、　ＧＣＲｏＰ４’である。ロジッ
ク・ゲート及び他の接続などは第７ノ〜７Ｅ図で説明し
たのでここでは説明しない。開回路の円で示し、番号を
付したコネクタは同番号の円を付したロジック要素の入
力に接続される。
各出力ビットＧＣＯＦＪｏ、ＧＣＯＦＦ＋、ＧＣＯＦＦ
２．　ＧＣＯＦＦ！。
ＧＣＯＦＦ４は夫々ナンド・ゲート１４０，１４２゜・
１４４及びノア・ゲー）１４６，１４７の出力から供給
される。第２の反転出力ビットＧＣＯＦＦ、’ＧＣＯＦ
Ｆ＋’　、　ＧＣＯＦＦ２’　、　ＧＣＯＦＦｓ’　、
　ＧＣＯＦＦ４’はナンド・ゲー）１４０，１４２，１
４４及びノア・ゲート１４６，１４７の各出力に接続さ
れる。
第１図で説明したように、コンバータ２４は２値システ
ムでは要求されず、プログラムされたオフセット値が２
値でレジスタ２０に記憶されたときに最少変更システム
においてのみ使用される。
第１２図はグレイ・コード・コンバータ１４８に対する
２値の回路図である。この実施例はＮ＝５の場合である
。２値信号はＰＯＦＦ、　、　ＰＯＦＦ、　。
ＰＯＦＦ、　、　ＰＯＦＦ、　、　ＰＯＦＦ、で指定さ
れ、グレイ・コード信号はＧＣＰＯＦＦ、　、　ＧＣＰ
ＯＦＦ、　、　ＧＣＰＯＦＦ、　。
ＧＣＰＯＦＦ、　、　ＧＣＰＯＦＦ、で指定される。Ｐ
ＯＦＦ　、信号ラインはＧＣＰＯＦＦ　、信号ラインに
直接接続され、排他的オア・ゲート１５０．は入力にＰ
ＯＦＦ、　、　ＰＯＦＦ。
を受信し、ＧＣＰＯＦＦ　、を出力する。排他的オア・
ゲート１５０．は入力にＰＯＦＦ、　、　ＰＯＦＦ２を
受信し、ＧＣＰＯＦＦ、を出力する。排他的オア・ゲー
ト１５ｏ。
は入力にＰＯＦＦ、及びＰＯＦＦ　、を受信し、ＧＣＰ
ＯＦＦ　、を出力する。排他的オア・ゲート１５０．は
人力にＰＯＦＦ、　、　ＰＯＦＦ、を受信し、ＧＣＰＯ
ＦＦ、を出力する。
第１図及び第３図に示すように、比較器２２はラップア
ラウンド・デテクタ２６と、大又は等テスト回路２８と
、フラグ発生器３０とを含む。最少変更システムのため
のグレイ・コード発生器の大又は等テスト回路１５２を
第１３図に示す。それは第７〜１１図の実施例同様、Ｎ
＝５である。
テスト回路１５２は第９図同様に接続された複数のロジ
ック・ゲートを含む。回路１５２に対する入力は各種Ｇ
ＣＯＦＦ及びＧＣＰＯＦＦ信号と（又は）その反転信号
を含む。回路１５２の出力はＧＣＯＦＦがＧＣＰＯＦＦ
より大か等しいときはいつでもアクティブ“ロー”であ
る信号ＧＥ’である。信号ＧＥ′は第５図のフラグ発生
器３０に対する入力として提供される。
第１４図は第３図のラップアラウンド・デテクタ２６の
ための最少変更システムに使用しつるようなグレイ・コ
ード・ラップアラウンド・デテクタ１５４を示す。ラッ
プアラウンド・デテクタ１５４はＮ＝５の場合を示し、
Ｄ型ＦＦ１５６及びナンド・ゲート１５８を含む。ナン
ド・ゲート１５８はその入力にグレイ・コード・オフセ
ット信号ＧＣＯＦＦ、、　ＧＣＯＦＦ３．及びＧＣＯＦ
Ｆ２を受信する。ナンド・ゲート１５８の出力はＦＦ１
５６のＣＫ大入力供給される。ＧＣＯＦＦ　、信号はＦ
Ｆ１５６のＤ入力に供給され、アクティブロー″ＷＲＡ
Ｐ′信号はＦＦ　１５６（７）Ｑ’出力に供給され、Ｗ
ＲＡＰ’信号はその入力に第５図のフラグ発生器から供
給される。
【図面の簡単な説明】
第１図は、この発明の一形式によるＦＩＦ○メモリー・
システムのブロック図、 第２図は、第１図のＦＩＦＯメモリー・システムと共に
使用するプログラマブル・オフセット・レジスタの例を
示す回路図、 第３図は、第１図の比較器のブロック図、第４図は、第
３図の比較器に使用する２値ラツプアラウンド・デテク
タの例を示す回路図、第５図は、第３図の比較器に使用
するフラグ発生器の例を示す回路図、 第６Ａ図乃至第６Ｃ図は、第１図の書込ポインタ・レジ
スタか又は読出ポインタ・レジスタとして使用すること
ができる５ビツト・グレイ・コード・ポインタ・レジス
タの回路図、 第７Ａ〜７Ｂ図、第８Ａ〜８Ｂ図、第９Ａ〜９０図、第
１０Ａ−１０ｃ図及び第１１Ａ−１１Ｂ図は、第１図の
オフセット発生器として使用することができる５ビツト
・グレイ・コード・オフセット発生器の例を示す回路図
、 第１２図は、第１図のコンバータとして使用される２値
対グレイ・コード・コンバータの例を示す回路図、 第１３図は、第３図に示す比較器に使用することができ
る回路より大か等しいグレイ・コードの例を示す回路図
、 第１４図は、第３図に示す比較器に使用することができ
るグレイ・コード・ラップアラウンド・デテクタの例を
示す回路図である。 図中、ＩＯ・・・ＦＩＦＯメモリー・システム、１２・
・・ＲＡＭメモリー　１４．１６・・・書込及び読出ポ
インタ・レジスタ、１８・・・オフセット発生器、２０
・・・プログラマブル・オフセット・レジスタ、２２・
・・比較器。 出　願−代　理　人　　　斉　藤　　　　　勲ＦＩＧ、
３ ＦＩＧ、４ 、／２２ ／２６ ＦＩＧ、７Ｂ （ｘｃＤＦＦ。 ＧＣ日ｎＰ ＦＴ（’、　８Ａ

Claims (6)

    【特許請求の範囲】
  1. （１）ＲＡＭメモリーと、 前記ＲＡＭメモリーに書込まれるべき次の データ要素の最少変更符号化アドレスを記憶する書込ポ
    インタ・レジスタと、 前記ＲＡＭメモリーから読出されるべき次 のデータ要素の最少変更符号化アドレスを記憶する読出
    ポインタ・レジスタと、 前記両レジスタの内容を比較して占有する メモリー量を表わすオフセット信号を出力に発生するオ
    フセット発生器と、 プログラムされたオフセット信号を発生す るプログラマブル・オフセット・レジスタと、前記プロ
    グラムされたオフセット信号と前 記オフセット信号とを比較して前記オフセット信号が前
    記プログラムされたオフセット信号より大か等しい場合
    にレディ信号を発生する比較器とを含むＦＩＦＯメモリ
    ー・システム。
  2. （２）ＲＡＭメモリーと、 前記ＲＡＭメモリーに書込まれるべき次の データ要素の最少変更符号化アドレスを記憶し、受信し
    た書込信号に応答して前記レジスタを加算する第１の手
    段を含む書込ポインタ・レジスタと、前記ＲＡＭメモリ
    ーから読出されるべき次 のデータ要素の最少変更符号化アドレスを記憶し、受信
    した読出信号に応答して前記レジスタを加算する第２の
    手段を含む読出ポインタ・レジスタと、前記レジスタの
    内容を比較して占有するメモリー量を表わすオフセット
    信号を出力から発生するオフセット発生器と、 プログラムされたオフセット信号を発生し てそれを前記レジスタにロードする手段を含むプログラ
    マブル、オフセット・レジスタと、 前記プログラムされたオフセット信号と前 記オフセット信号とを比較して前記オフセット信号が前
    記プログラムされたオフセット信号より大か等しい場合
    にレディ信号を発生する比較器とを含み、前記比較器は
    、 前記オフセット信号を受信してその変化を 監視し、前記オフセットが０の場合前記ＲＡＭメモリー
    がフルか又はエンプティかを決定し、その出力にフルか
    又はエンプティかを表わすラップ信号を発生するラップ
    アラウンド・デテクタと、前記プログラムされたオフセ
    ット信号と前 記オフセット信号とを受信して前記オフセット信号が前
    記プログラムされたオフセット信号より大か又は等しい
    場合、それを決定してその出力に発生する受信回路と、 前記ラップアラウンド・デテクタと、前記 受信回路と、前記オフセット発生器とに接続され、前記
    レディ信号を発生するフラグ発生器とを含むＦＩＦＯメ
    モリー・システム。
  3. （３）ＲＡＭメモリーと、 前記ＲＡＭメモリーに書込まれるべき次の データ要素のアドレスを記憶する書込ポインタ・レジス
    タと、 前記ＲＡＭメモリーから読出されるべき次 のデータ要素のアドレスを記憶する読出ポインタ・レジ
    スタと、 前記レジスタの内容を比較して占有するメ モリー量を表わすオフセット信号をその出力から発生す
    るオフセット発生器と、 プログラムされたオフセット信号を発生す るプログラマブル・オフセット・レジスタと、前記プロ
    グラムされたオフセット信号と前 記オフセット信号とを比較して前記オフセット信号が前
    記プログラムされたオフセット信号より大か等しい場合
    レディ信号を発生する比較器とを含むＦＩＦＯメモリー
    ・システム。
  4. （４）プログラマブル・オフセット・レジスタにプログ
    ラムされたオフセット値をロードし、ＲＡＭメモリーに
    データ要素を書込み、 書込ポインタに最少変更コードを加算して 前記ＲＡＭメモリーに書込まれるべき次のデータ要素の
    アドレスを識別し、 前記ＲＡＭメモリーから読出されるべき次 のデータ要素のアドレスを最少変更コードで識別する読
    出ポインタを供給し、 前記書込及び読出ポインタの内容を比較し てそこからオフセット値を発生し、 前記オフセット値を前記プログラムされた オフセット値と比較し、 前記オフセット値が前記プログラムされた オフセット値より大か等しい場合に前記ＲＡＭメモリー
    が読出されるべくレディであることを示すレディ信号を
    発生する各工程を含む２つのデータ・バス間のデータ・
    バッファ方法。
  5. （５）プログラマブル・オフセット・レジスタにプログ
    ラムされたオフセット・レジスタをロードし、 ＲＡＭメモリーにデータ要素を書込み、 最少変更コードの書込ポインタを加算して 前記ＲＡＭメモリーに書込まれるべき次のデータ要素の
    アドレスを供給し、 前記ＲＡＭメモリーから読出されるべき次 のデータ要素のアドレスを認識するため最少変更コード
    の読出ポインタを供給し、 前記書込及び読出ポインタの内容を比較し て、前記最少変更コードにより前記ポインタの内容の等
    価２値減算を行い、 前記オフセット値を前記プログラムされた オフセット値と比較し、 前記オフセット値の変化を監視し、 前記オフセット値が０の場合、前記ＲＡＭ メモリーがフルかエンプティかを決定し、 前記オフセット値が０の場合、前記ＲＡＭ メモリーがフルかエンプティかを示すフル信号かエンプ
    ティ信号を発生し、 前記オフセット値が前記プログラムされた オフセット値より大か等しい場合を決定し、前記オフセ
    ット値が前記プログラムされた オフセット値より大か等しい場合を示す信号を発生し、 前記オフセット値が前記プログラムされた オフセット値より大か等しい場合前記ＲＡＭメモリーが
    読出されるべきレディああることを示すレディ信号を発
    生し、 前記ＲＡＭメモリーの内容を読出し、 前記ＲＡＭメモリーの読出しに応答して前 記読出ポインタを加算する各工程を含む２つのデータ・
    バス間でデータをバッファする方法。
  6. （６）プログラマブル・オフセット・レジスタにプログ
    ラムされたオフセット値をロードし、データ要素をＲＡ
    Ｍメモリーに書込み、 前記ＲＡＭメモリーに書込まれるべき次の データ要素のアドレスを発生するため書込ポインタを加
    算し、 次のＲＡＭメモリーから読出されるべき次 のデータ要素のアドレスを出すために読出ポインタを供
    給し、 前記書込及び読出ポインタの内容を比較し てそこからオフセット値を発生し、 前記オフセット値を前記プログラムされた オフセット値と比較し、 前記オフセット値が前記プログラムされた オフセット値より大か等しい場合前記ＲＡＭメモリーが
    読出されるべきレディであることを表示するレディ信号
    を発生する各工程を含む２つのバス間におけるデータ・
    バッファ方法。
JP2085054A 1989-04-03 1990-04-02 Ｆｉｆｏメモリー・システム Pending JPH0362392A (ja)

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US331,917 1989-04-03
US07/331,917 US5267191A (en) 1989-04-03 1989-04-03 FIFO memory system

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