CN116931808A - 数据写入方法和装置 - Google Patents

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CN116931808A CN202210317567.6A CN202210317567A CN116931808A CN 116931808 A CN116931808 A CN 116931808A CN 202210317567 A CN202210317567 A CN 202210317567A CN 116931808 A CN116931808 A CN 116931808A
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Abstract

本申请实施例公开了数据写入方法和装置，涉及存储技术领域，能够降低按照端口号存储临时数据的功耗。该装置包括时分复用模块、时隙优先级模块和功能模块，功能模块包括数据接口、时分复用缓存和SRAM。时分复用模块，用于在时间上将数据通路划分为多个时隙并将多个时隙分配给多个端口。时隙优先级模块，用于确定多个时隙的优先级。数据接口，用于接收待写入数据。时分复用缓存，用于根据待写入数据的时隙的优先级将待写入数据写入时分复用缓存的寄存器或SRAM中。

Description

数据写入方法和装置
技术领域
本申请实施例涉及存储技术领域，尤其涉及数据写入方法和装置。
背景技术
目前，系统(如通信系统)运行时会产生各类临时数据(如计算报文长度的临时结果、计算循环冗余校验(Cyclic Redundancy Check，CRC)的临时结果、加扰的临时结果等数据)，系统产生的临时数据通常需要按照端口号存储起来。
相关技术中，通常采用静态随机存取存储器(static random access memory，SRAM)+随机存储器(random access memory，RAM)_冒险(HAZARD)结构来存储系统产生的临时数据，但是SRAM+RAM_HAZARD结构功耗较高。因此，如何降低按照端口号存储临时数据的功耗是本领域技术人员亟需解决的问题之一。
发明内容
本申请实施例提供了数据写入方法和装置，能够降低按照端口号存储临时数据的功耗。为达到上述目的，本申请实施例采用如下技术方案：
第一方面，本申请实施例提供了一种数据写入方法，该方法包括：在时间上将数据通路划分为多个时隙并将所述多个时隙分配给多个端口；确定所述多个时隙的优先级；接收待写入数据；根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中。
采用SRAM+RAM_HAZARD结构来存储系统产生的临时数据，需要同时将数据写入在SRAM和寄存器中。而本申请实施例提供数据写入装置在写入数据时，不需要将数据同时写入SRAM和寄存器，而是根据数据的时隙的优先级将数据写入SRAM或寄存器(如将高优先级的数据写入寄存器中，将低优先级的数据写入SRAM中)。相较于将数据同时写入SRAM和寄存器，将数据写入SRAM或寄存器可以降低SRAM和寄存器的工作时长，从而降低按照端口号存储临时数据的功耗。
例如，采用SRAM+RAM_HAZARD结构来存储系统产生的100个临时数据，需要将这100个临时数据同时写入SRAM和寄存器。SRAM和寄存器均需工作100次。而本申请可以将这100个临时数据仅写入SRAM中，使SRAM工作100次，寄存器不工作。或将这100个临时数据仅写入寄存器中，使寄存器工作100次，SRAM不工作。或将这100个临时数据中的50个数据写入SRAM中，50个数据写入SRAM，使SRAM和寄存器均工作50次。
可选地，所述优先级可以包括第一优先级和第二优先级。
在一种可能的实现方式中，所述根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中，可以包括：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
可选地，所述优先级可以包括第一优先级、第二优先级和第三优先级。
在一种可能的实现方式中，所述优先级包括第一优先级和第二优先级，所述根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中，可以包括：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
在一种可能的实现方式中，在所述待写入数据的时隙的优先级为第三优先级且第一优先级时隙数量小于数量阈值的情况下，可以将所述待写入数据写入所述寄存器中。
在一种可能的实现方式中，在所述待写入数据的时隙的优先级为第三优先级且第一优先级时隙数量大于数量阈值的情况下，可以将所述待写入数据写入所述SRAM中。
在一种可能的实现方式中，所述确定所述多个时隙的优先级，可以包括：根据所述多个时隙对应端口的性能确定所述多个时隙的优先级。
可选地，可以先对端口的带宽性能进行排序，然后将带宽性能前N个的端口对应的时隙确定的优先级确定为第一优先级，其余时隙确定为第二优先级。其中，N为正整数。
可选地，可以先对端口的带宽性能进行排序，然后将带宽性能前N个的端口对应的时隙确定的优先级确定为第一优先级，后M个的端口对应的时隙确定的优先级确定为第三优先级，其余时隙确定为第二优先级。其中，M为正整数。
例如，端口号0,2,100的带宽性能分别为10G，50G，2G。则可以将端口号2对应的时隙确定的优先级确定为第一优先级，端口号100对应的时隙确定的优先级确定为第三优先级，端口号100对应的时隙确定的优先级确定为第二优先级。
在一种可能的实现方式中，所述方法还可以包括：根据所述待写入数据的端口确定所述待写入数据的时隙的优先级。
第二方面，本申请实施例提供了一种数据写入装置，该装置包括时分复用模块、时隙优先级模块和功能模块，所述功能模块包括数据接口、时分复用缓存和SRAM。所述时分复用模块，用于在时间上将数据通路划分为多个时隙并将所述多个时隙分配给多个端口。所述时隙优先级模块，用于确定所述多个时隙的优先级。所述数据接口，用于接收待写入数据。所述时分复用缓存，用于根据所述待写入数据的时隙的优先级将所述待写入数据写入所述时分复用缓存的寄存器或所述SRAM中。
采用SRAM+RAM_HAZARD结构来存储系统产生的临时数据，需要同时将数据写入在SRAM和寄存器中。而本申请实施例提供数据写入装置在写入数据时，不需要将数据同时写入SRAM和寄存器，而是根据数据的时隙的优先级将数据写入SRAM或寄存器(如将高优先级的数据写入寄存器中，将低优先级的数据写入SRAM中)。相较于将数据同时写入SRAM和寄存器，将数据写入SRAM或寄存器可以降低SRAM和寄存器的工作时长，从而降低按照端口号存储临时数据的功耗。
从而降低了寄存器和SRAM工作时间，由此降低按照端口号存储临时数据的功耗。
可选地，所述优先级可以包括第一优先级和第二优先级。
在一种可能的实现方式中，所述时分复用缓存具体用于：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
可选地，所述优先级可以包括第一优先级、第二优先级和第三优先级。
在一种可能的实现方式中，所述时分复用缓存具体用于：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
在一种可能的实现方式中，所述时隙优先级模块，还用于：根据所述多个时隙对应端口的性能确定所述多个时隙的优先级。
在一种可能的实现方式中，所述时隙优先级模块，还用于：根据所述待写入数据的端口确定所述待写入数据的时隙的优先级。
第三方面，本申请实施例还提供一种数据写入装置，该装置包括：至少一个处理器，当所述至少一个处理器执行程序代码或指令时，实现上述第二方面或其任意可能的实现方式中所述的方法。
可选地，该装置还可以包括至少一个存储器，该至少一个存储器用于存储该程序代码或指令。
第四方面，本申请实施例还提供一种芯片，包括：输入接口、输出接口、至少一个处理器。可选地，该芯片还包括存储器。该至少一个处理器用于执行该存储器中的代码，当该至少一个处理器执行该代码时，该芯片实现上述第一方面或其任意可能的实现方式中所述的方法。
可选地，上述芯片还可以为集成电路。
第五方面，本申请实施例还提供一种计算机可读存储介质，用于存储计算机程序，该计算机程序包括用于实现上述第一方面或其任意可能的实现方式中所述的方法。
第六方面，本申请实施例还提供一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机实现上述第一方面或其任意可能的实现方式中所述的方法。
本实施例提供的数据写入装置、计算机存储介质、计算机程序产品和芯片均用于执行上文所提供的数据写入方法，因此，其所能达到的有益效果可参考上文所提供的数据写入方法中的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种数据写入装置的结构示意图；
图2为本申请实施例提供的一种时隙优先级模块的结构示意图；
图3为本申请实施例提供的一种数据写入方法的流程示意图；
图4为本申请实施例提供的另一种数据写入装置的示意图；
图5为本申请实施例提供的又一种数据写入装置的示意图；
图6为本申请实施例提供的一种芯片的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请实施例保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书以及附图中的术语“第一”和“第二”等是用于区别不同的对象，或者用于区别对同一对象的不同处理，而不是用于描述对象的特定顺序。
此外，本申请实施例的描述中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选的还包括其他没有列出的步骤或单元，或可选的还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
需要说明的是，本申请实施例的描述中，“示例性地”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性地”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。
相关技术中，通常采用SRAM+RAM_HAZARD结构来存储系统产生的临时数据，但是SRAM+RAM_HAZARD结构功耗较高。因此，如何降低按照端口号存储临时数据的功耗是本领域技术人员亟需解决的问题之一。
为此，本申请实施例提供了一种数据写入方法。该方法能够降低按照端口号存储临时数据的功耗。
请参考图1，图1为本申请实施例提供的一种数据写入装置。该数据写入装置可以执行数据写入方法。通过图1可以看出本申请实施例提供的数据写入装置包括时分复用模块、时隙优先级模块和一个或多个功能模块。
所述时分复用模块，用于在时间上将数据通路划分为多个时隙并将所述多个时隙分配给多个端口。
所述时隙优先级模块，用于确定所述多个时隙的优先级。
所述数据接口，用于接收待写入数据。
所述时分复用缓存，用于根据所述待写入数据的时隙的优先级将所述待写入数据写入所述时分复用缓存的寄存器或所述SRAM中。
可选地，所述优先级可以包括第一优先级和第二优先级。
在一种可能的实现方式中，所述时分复用缓存具体用于：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
可选地，所述优先级可以包括第一优先级、第二优先级和第三优先级。
在一种可能的实现方式中，所述时分复用缓存具体用于：在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
需要说明的是，上述数据写入装置仅仅是示意性的。数据写入装置可以包括更多或更少的模块。例如，数据写入装置可以包括更多的功能模块。如4个功能模块。
请参考图2，图2为本申请实施例提供的时隙优先级模块。通过图2可以看出本申请实施例提供的时隙优先级模块包括时隙输入接口、输出寄存器、比较器、优先级编码单元、时隙输出接口和时隙优先级输出接口。
时隙输入接口，用于输入时隙。
输出寄存器，也可以称为打拍寄存器，用于存放时隙。
比较器，用于判断多个时隙中是否存在端口(端口ID)一致的时隙。其中，不同比较器的判断时隙数量可以不同。
例如，比较器0可以判断2^0*优先级判断阈值+1个时隙中是否存在端口ID一致的时隙。比较器1可以判断2^1*优先级判断阈值+1个时隙中是否存在端口ID一致的时隙。比较器n-1可以判断2^(n-1)*优先级判断阈值+1个时隙中是否存在端口ID一致的时隙。
优先级编码单元，用于编码时隙的优先级。
时隙输出接口，用于输出时隙
时隙优先级输出接口，用于输出时隙的优先级。
可选地，输出寄存器可以4拍串联，8～32拍旁路。
可以理解的是，判断时隙优先级时，需要记录过往几拍的时隙信息，再做比较判断。如果用完全旁路的结构，则时隙判断结果会有延时。当时隙性质发生改变时，会造成判断出错。如果用完全串联的结构(如32时隙(输出寄存器)串联)，则时隙判断结果不会出错，但从输入时隙到输出时隙，增加了较大的延时。而采用4拍串联，8～32拍旁路，可以保证最高优先级(即PRI 0)的判断是一直准确的。这样，既保证了最高优先级的判断正确性，也兼顾了延时。
时隙优先级模块可以根据比较器的判断结果确定时隙的优先级。例如，若优先级判断阈值(PRI_UNIT_GAP)设为4，则可以将4(即2^0*4)+1拍(时隙)中存在端口ID一致的时隙的优先级(Priority)＝0，将8+1(即2^1*4)拍中存在端口ID一致的时隙的Priority＝1，将16+1(即2^2*4)拍中存在端口ID一致的时隙的Priority＝2，将32+1(即2^2*4)拍中存在端口ID一致的时隙的Priority＝3。
需要说明的是，本申请实施例对时隙优先级的数量不做限定。例如，时隙优先级可以仅包括2个优先级。又例如，时隙优先级可以包括3个、4个或更多优先级。
时隙优先级模块仅仅是示意性的。时隙优先级模块可以包括更多或更少的模块。例如，时隙优先级模块可以包括更多或更少的输出寄存器。如16个输出寄存器或64个输出寄存器。
请参考图3，图3为本申请实施例提供的一种数据写入方法。如图3所示，该数据写入方法可以包括：
S301、在时间上将数据通路划分为多个时隙并将多个时隙分配给多个端口。
示例性地，某多端口灵活以太网(flexible ethernet，FlexE)媒体访问控制地址(med ia access control address，MAC)场景中包括端口0、端口1、端口2和端口3。则可以在时间上将数据通路划分为多个时隙并将所述多个时隙分配给端口0、端口1、端口2和端口3。
在时间上将数据通路划分为多个时隙的方法的具体方法可以采用本领域技术人员能够想到的任何一种方法进行处理，本申请实施例对此不作具体限定。例如，可以采用时分复用技术(time-division multiplexing，TDM)在时间上将数据通路划分为多个时隙。
S302、确定多个时隙的优先级。
在一种可能的实现方式中，可以将上述多个时隙分为第一优先级(也可称为高优先级)的时隙和第二优先级(也可称为低优先级)的时隙。
在另一种可能的实现方式中，可以将上述多个时隙分为第一优先级的时隙、第二优先级的时隙和第三优先级(也可称为中优先级)的时隙。
在又一种可能的实现方式中，可以将上述多个时隙分为优先级(Priority)＝0的时隙、Priority＝1的时隙、Priority＝2的时隙和Priority＝3的时隙。
在一种可能的实现方式中，根据所述多个时隙对应端口的性能确定所述多个时隙的优先级。
可选地，可以先对端口的带宽性能进行排序，然后将带宽性能前N个的端口对应的时隙确定的优先级确定为第一优先级，后M个的端口对应的时隙确定的优先级确定为第三优先级，其余时隙确定为第二优先级。其中，M为正整数。
例如，N和M均取1，端口号0,2,100的带宽性能分别为10G，50G，2G。则可以将端口号2对应的时隙确定的优先级确定为第一优先级，端口号100对应的时隙确定的优先级确定为第三优先级，端口号100对应的时隙确定的优先级确定为第二优先级。
又例如，N取1，端口0、端口1、端口2和端口3带宽性能均为100G。则可以将端口0、端口1、端口2和端口3对应的时隙确定的优先级确定为第一优先级。
又例如，N和M均取4，端口0和端口1的带宽性能均为100G，端口2和端口3的带宽性能均为50G，则可以将端口0和端口1的优先级确定为第一优先级，将端口2和端口3的优先级确定为第二优先级。
可选地，也可以根据优先级判断阈值(PRI_UNIT_GAP)确定时隙的优先级。
例如，优先级判断阈值(PRI_UNIT_GAP)设为4，则可以将4(即2^0*4)+1拍(时隙)中存在端口ID一致的时隙的优先级(Priority)＝0，将8+1(即2^1*4)拍中存在端口ID一致的时隙的Priority＝1，将16+1(即2^2*4)拍中存在端口ID一致的时隙的Priority＝2，将32+1(即2^2*4)拍中存在端口ID一致的时隙的Priority＝3。
S303、接收待写入数据。
示例性地，可以接收报文长度的临时结果。
又示例性地，可以接收计算CRC的临时结果。
又示例性地，可以接收加扰的临时结果。
S304、根据待写入数据的时隙的优先级将待写入数据写入寄存器或SRAM中。
在一种可能的实现方式中，在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
示例性地，当前场景包括端口0、端口1、端口2和端口3。端口0、端口1、端口2和端口3对应的时隙的优先级均为第一优先级。则端口0、端口1、端口2和端口3的待写入数据均写入寄存器中。
又示例性地，当前场景包括端口0、端口1、端口2和端口3。端口0和端口1对应的时隙的优先级均为第一优先级。端口2和端口3对应的时隙的优先级均为第二优先级。则端口0和端口1的待写入数据均写入寄存器中，端口2和端口3的待写入数据均写入S RAM中。
在另一种可能的实现方式中，在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
在一种可能的实现方式中，在所述待写入数据的时隙的优先级为第三优先级且第一优先级时隙数量小于数量阈值的情况下，可以将所述待写入数据写入所述寄存器中。
在一种可能的实现方式中，在所述待写入数据的时隙的优先级为第三优先级且第一优先级时隙数量大于数量阈值的情况下，可以将所述待写入数据写入所述SRAM中。
采用SRAM+RAM_HAZARD结构来存储系统产生的临时数据，需要同时将数据写入在SRAM和寄存器中。而本申请实施例提供数据写入装置在写入数据时，不需要将数据同时写入SRAM和寄存器，而是根据数据的时隙的优先级将数据写入SRAM或寄存器(如将高优先级的数据写入寄存器中，将低优先级的数据写入SRAM中)。相较于将数据同时写入SRAM和寄存器，将数据写入SRAM或寄存器可以降低SRAM和寄存器的工作时长，从而降低按照端口号存储临时数据的功耗。
下面将结合图4和图5介绍用于执行上述数据写入方法的数据写入装置。
可以理解的是，数据写入装置为了实现上述功能，其包含了执行各个功能相应的硬件和/或软件模块。结合本文中所公开的实施例描述的各示例的算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以结合实施例对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例可以根据上述方法示例对数据写入装置进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块可以采用硬件的形式实现。需要说明的是，本实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
在采用对应各个功能划分各个功能模块的情况下，图4示出了上述实施例中涉及的数据写入装置的一种可能的组成示意图，如图4所示，该装置600可以包括：收发单元601和处理单元602，该处理单元602可以实现上述方法实施例中由数据写入装置所执行的方法，和/或用于本文所描述的技术的其他过程。
需要说明的是，上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。
在采用集成的单元的情况下，装置600可以包括处理单元、存储单元和通信单元。其中，处理单元可以用于对装置600的动作进行控制管理，例如，可以用于支持装置600执行上述各个单元执行的步骤。存储单元可以用于支持装置600执行存储程序代码、和/或数据等。通信单元可以用于支持装置600与其他设备的通信。
其中，处理单元可以是处理器或控制器。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理(digital signal processing，DSP)和微处理器的组合等等。存储单元可以是存储器。通信单元具体可以为射频电路、蓝牙芯片、Wi-Fi芯片等与其他数据写入装置交互的设备。
在一种可能的实现方式中，本申请实施例所涉及的数据写入装置可以为具有图5所示结构的装置700，该装置700包括处理器701和收发器702。图4中的收发单元601和处理单元602所实现的相关功能可以由处理器701来实现。
可选地，该装置700还可以包括存储器703，该处理器701和该存储器703通过内部连接通路互相通信。图4中的存储单元所实现的相关功能可以由存储器703来实现。
本申请实施例还提供一种计算机存储介质，该计算机存储介质中存储有计算机指令，当该计算机指令在数据写入装置上运行时，使得数据写入装置执行上述相关方法步骤实现上述实施例中的数据写入方法。
本申请实施例还提供了一种计算机程序产品，当该计算机程序产品在计算机上运行时，使得计算机执行上述相关步骤，以实现上述实施例中的数据写入方法。
本申请实施例还提供一种数据写入装置，这个装置具体可以是芯片、集成电路、组件或模块。具体的，该装置可包括相连的处理器和用于存储指令的存储器，或者该装置包括至少一个处理器，用于从外部存储器获取指令。当装置运行时，处理器可执行指令，以使芯片执行上述各方法实施例中的数据写入方法。
图6示出了一种芯片800的结构示意图。芯片800包括一个或多个处理器801以及接口电路802。可选的，上述芯片800还可以包含总线803。
处理器801可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述数据写入方法的各步骤可以通过处理器801中的硬件的集成逻辑电路或者软件形式的指令完成。
可选地，上述的处理器801可以是通用处理器、数字信号处理(digital signalproces sing，DSP)器、集成电路(application specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
接口电路802可以用于数据、指令或者信息的发送或者接收，处理器801可以利用接口电路802接收的数据、指令或者其他信息，进行加工，可以将加工完成信息通过接口电路802发送出去。
可选的，芯片还包括存储器，存储器可以包括只读存储器和随机存取存储器，并向处理器提供操作指令和数据。存储器的一部分还可以包括非易失性随机存取存储器(non-vo latile random access memory，NVRAM)。
可选的，存储器存储了可执行软件模块或者数据结构，处理器可以通过调用存储器存储的操作指令(该操作指令可存储在操作系统中)，执行相应的操作。
可选的，芯片可以使用在本申请实施例涉及的数据写入装置或DOP中。可选的，接口电路802可用于输出处理器801的执行结果。关于本申请的一个或多个实施例提供的数据写入方法可参考前述各个实施例，这里不再赘述。
需要说明的，处理器801、接口电路802各自对应的功能既可以通过硬件设计实现，也可以通过软件设计来实现，还可以通过软硬件结合的方式来实现，这里不作限制。
其中，本实施例提供的装置、计算机存储介质、计算机程序产品或芯片均用于执行上文所提供的对应的方法，因此，其所能达到的有益效果可参考上文所提供的对应的方法中的有益效果，此处不再赘述。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其他的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
上述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (13)

1.一种数据写入装置，其特征在于，包括：时分复用模块、时隙优先级模块和功能模块，所述功能模块包括数据接口、时分复用缓存和静态随机存取存储器SRAM；
所述时分复用模块，用于在时间上将数据通路划分为多个时隙并将所述多个时隙分配给多个端口；
所述时隙优先级模块，用于确定所述多个时隙的优先级；
所述数据接口，用于接收待写入数据；
所述时分复用缓存，用于根据所述待写入数据的时隙的优先级将所述待写入数据写入所述时分复用缓存的寄存器或所述SRAM中。
2.根据权利要求1所述的装置，其特征在于，所述优先级包括第一优先级和第二优先级，所述时分复用缓存具体用于：
在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；
在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
3.根据权利要求1所述的装置，其特征在于，所述优先级包括第一优先级、第二优先级和第三优先级，所述时分复用缓存具体用于：
在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；
在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；
在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
4.根据权利要求1至3中任一项所述的装置，其特征在于，所述时隙优先级模块，还用于：
根据所述多个时隙对应端口的性能确定所述多个时隙的优先级。
5.根据权利要求1至4中任一项所述的装置，其特征在于，所述时分复用缓存还用于：
根据所述待写入数据的端口确定所述待写入数据的时隙的优先级。
6.一种数据写入方法，其特征在于，所述方法包括：
在时间上将数据通路划分为多个时隙并将所述多个时隙分配给多个端口；
确定所述多个时隙的优先级；
接收待写入数据；
根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中。
7.根据权利要求6所述的方法，其特征在于，所述优先级包括第一优先级和第二优先级，所述根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中，包括：
在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；
在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM中。
8.根据权利要求6所述的方法，其特征在于，所述优先级包括第一优先级、第二优先级和第三优先级，所述根据所述待写入数据的时隙的优先级将所述待写入数据写入寄存器或SRAM中，包括：
在所述待写入数据的时隙的优先级为第一优先级的情况下，将所述待写入数据写入所述寄存器中；
在所述待写入数据的时隙的优先级为第二优先级的情况下，将所述待写入数据写入所述SRAM；
在所述待写入数据的时隙的优先级为第三优先级的情况下，根据第一优先级时隙数量将所述待写入数据写入所述寄存器或SRAM中。
9.根据权利要求6至8中任一项所述的方法，其特征在于，所述确定所述多个时隙的优先级，包括：
根据所述多个时隙对应端口的性能确定所述多个时隙的优先级。
10.根据权利要求6至8中任一项所述的方法，其特征在于，所述方法还包括：
根据所述待写入数据的端口确定所述待写入数据的时隙的优先级。
11.一种数据写入装置，包括至少一个处理器和存储器，其特征在于，所述至少一个处理器执行存储在存储器中的程序或指令，以使得所述数据写入装置实现上述权利要求6至10中任一项所述的方法。
12.一种计算机可读存储介质，用于存储计算机程序，其特征在于，当所述计算机程序在计算机或处理器运行时，使得所述计算机或所述处理器实现上述权利要求6至10中任一项所述的方法。
13.一种计算机程序产品，所述计算机程序产品中包含指令，其特征在于，当所述指令在计算机或处理器上运行时，使得所述计算机或所述处理器实现上述权利要求6至10中任一项所述的方法。
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