JPH0358397A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ装置に関し、特にメモリセル選択
手段を二以上有しており、さらに正規のメモリセルアレ
イに不良のメモリセルが含まれている場合に替わりに用
いる予備のメモリセルアレイを備えたものに関する。

（従来の技術） 近年の半導体メモリ装置には、ランダムにデータのアク
セスを行うためにメモリセルを選択する手段や、一行又
は一列分のデータのアクセスをシリアルに行うためにメ
モリセルを選択する手段を複数個備えたものがある。こ
の場合に、ランダムアクセス用の選択手段を二以上備え
るものもあれば、ランダムアクセス用とシリアルアクセ
ス用の選択手段を一つずつ備えるものもある。

またこれとは別に、半導体メモリ装置の大容量化に伴い
パターンが微細化されて、不良のメモリセルが含まれる
ことがある。メモリセルアレイのなかに、不良のメモリ
セルが一つでも含まれていると使用できないのでは歩留
りが低下し、コストの上昇を招くので、これを救済すべ
く予備のメモリセルを予め設けておき、替わりに使用す
ることが行われている。

ここで予備のメモリセルを用いる場合には、正規のメモ
リセルアレイのうちの不良のメモリセルのアドレスと、
替わりに使用する予備のメモリセルのアドレスとを関係
付けた情報を、ヒューズＲＯＭ等の記憶手段にプログラ
ムしておく必要がある。そして、例えば正規のメモリセ
ルに記憶されているデータを外部へ出力させる場合に、
そのメモリセルが不良であった場合には、替わりに予備
のメモリセルに読み出すべきデータが記憶されているの
で、不良のメモリセルのアドレスから該当する予備のメ
モリセルのアドレスへ切り替えて予備のメモリセルを選
択し、データの出力を行う。

このようなアドレスの切り替え情報を記憶する手段は、
従来は各選択手段ごとに設けられていた。

そしてアドレスの切り替え情報を、それぞれの記憶手段
毎にプログラムしていた。

（発明が解決しようとする課題） しかしこのような同一のプログラム作業を、二以上設け
られた記憶手段毎に複数回行うのは作業時間の増大を招
き、コストの上昇につながるという問題があった。また
同一の情報を記憶する手段が各選択手段毎に複数個存在
することにより、高集積化の妨げとなっていた。特に記
憶手段としてヒューズＲＯＭを用いた場合には、プログ
ラムを行う際にヒューズをレーザビームによって溶断す
る必要が生じるが、このレーザビームの直径は縮小化が
困難なため各ヒューズの間隔を２５μｍ以上開けなけれ
ばならず、高集積化の大きな妨げとなっていた。

本発明は上記事情に鑑みてなされたものであり、正規の
メモリセル選択手段を複数個有し、さらに正規のメモリ
セルアレイに不良のメモリセルが／Ｊ：在する場合に、
替わりに使用する予備のメモリセルを備えた半導体メモ
リ装置において、アドレスを切り替えるための情報をプ
ログラムする作業時間を短縮し、高集積化を達戊し得る
ものを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体メモリ装置は、正規のメモリセルがマト
リクス状に配置された正規のメモリセルアレイに対し、
アドレス信号を与えられて所望のメモリセルを選択する
正規のメモリセル選択手段を少なくとも二つ有し、さら
にこの正規のメモリセルアレイに不良のメモリセルが含
まれている場合に、この不良のメモリセルの替わりに用
いられる予備のメモリセルがマトリクス状に配置された
予備のメモリセルアレイを有した半導体メモリ装置であ
って、予備のメモリセルアレイのうちの所望のメモリセ
ルを選択する予備のメモリセル選択手段と、正規のメモ
リセルアレイに不良のメモリセルが含まれている場合に
、その不良のメモリセルのアドレスと、替わりに使用す
べき予備のメモリセルのアドレスとを関係付けたアドレ
ス切り替え情報を予め入力されて記憶するアドレス切り
替え情報記憶手段と、正規のメモリセル選択手段のいず
れかに入力されたアドレス信号が、アドレス切り替え情
報記憶手段に記憶されている切り替えるべき不良のメモ
リセルのアドレスに対応しているか否かを判定し、対応
していない場合には正規のメモリセル選択手段に選択を
させ、対応している場合には切り替えるべき予備のメモ
リセルのアドレスを示す信号を予俯のメモリセル選択手
段に与えて選択をさせる、正規のメモリセル選択手段毎
に設けられたアドレス切り替え手段とを備え、アドレス
切り替え情報記憶手段は、二以上の正規のメモリセル選
択手段に対して、ノ（通化された手段として単一に設け
られていることを特徴としている。

（作　用） 正規のメモリセルアレイに不良のメモリセルが含まれて
いる場合には、この不良のメモリセルのアドレスと、替
わりに使用すべき予備のメモリセルのアドレスとを関係
付けたアドレス切り替え情報が、アドレス切り替え情報
記憶手段に予め記憶されている。そして二以上の正規の
メモリセル選択手段のうちのいずれかに入力されたア１
レス１＝゜号が、不良のメモリセルのアドレスを示して
いる場合には、アドレス切り替え部が正規のメモリセル
選択手段に選択をさせずに、予備のメモリセルのアドレ
スを示す信号を予備のメモリセル選択手段に与えて選択
させる。これにより、不良のメモリセルに替わって使用
すべき予備のメモリセルが選択される。この場合に、ア
ドレス切り替え情報を記憶する手段は、二以上の正規の
メモリセル選択手段に対して共通化されたものが一つ設
けられているため、各手段毎に複数個設けられた場合と
比較し、アドレス切り替え情報を記憶させる作業は一回
分で済むため作業時間が短縮化され、さらにチップ面積
が縮小化されて集積密度が向上する。

（実施例） 本発明の一実施例による半導体メモリ装置の構或につい
て、第１図を参照して説明する。Ｍ行Ｎ列に正規のメモ
リセルが配列された正規のメモリセルアレイ１と、この
正規のメモリセルに不良があった場合に替わりに使用す
る予備のメモリセルがＬ行Ｎ列に配列された予備のメモ
リセルアレイ２とが存在する。

正規のメモリセルを選択する手段として、ランダムにデ
ータをアクセスするための選択手段と、シリアルにアク
セスするための選択手段とをａしている。このうちラン
ダムに選択する手段として、正規の行デコーダ４及び列
デコーダ１２とを有しており、この正規の行デコーダ４
は、図示されていないＣＰｔＪが出力した行アドレス信
号を、行アドレスバッファ１８を介して与えられて解読
し、特定の一行を選択するものであり、同様に列デコー
ダ１２は、列アドレス信号を列アドレスハッファ２０を
介して与えられて、特定の一列を選択するものである。

一方シリアルにアクセスするための選択手段として、正
規のシリアルデコーダ１０とを自゛シている。正規のシ
リアルデコーダ１０は、シリアルアドレスカウンタ１９
のカウントしたアドレス｛直を与えられて、正規のレジ
スタ７のアドレスを選択するものである。ここで正規の
レジスタ７は、列デコーダ１２により選択された一列Ｍ
ビットの己規のメモリセルのデータを転送されて保持し
、あるいは外部から入力されたＭビットのデータを保持
するものであり、シリアルアドレスカウンタ１９は、こ
の正規のレジスタ７のアドレスを１ビット目から順次カ
ウントしていき、シリアルアドレス信号としてシリアル
デコーダ１０に出力するものである。

予備のメモリセルを選択する手段として、ランダムに選
択するための予備の行デコーダ４ａ及び列デコーダ１２
と、シリアルに選択するための予備のシリアルデコーダ
１０ａとを有している。ここで、予備の行デコーダ４ａ
は後述するランダムアクセス用のアドレス切り替え手段
からアドレス信号を与えられて、予備のメモリセルアレ
イ２の一行を選択するものであり、予備のシリアルデコ
ー１’４ａは、これも後述するシリアルアクセス用のア
ドレス切り替え手段からアドレス信号を与えられて、予
備のレジスタ２１のアドレスを選択するものである。

次に、正規のメモリセルに替えて予備のメモリセルを選
択するためのアドレス切り替え情報を記憶する手段がＲ
　Ｏ　Ｍ部１７であり、従来の場合は正規のメモリセル
選択手段毎に設けられていたのに対し、本実施例では共
通化して単一に設けられている点が異なっている。

このアドレス切り替え情報に従って、正規のメモリセル
アレイ１から予備のメモリセルアレイ２ヘアドレスを切
り替える手段として、ランダムアクセス用の切り替え手
段と、シリアルアクセス用の切り替え手段とを有してい
る。ランダムアクセス用切り替え手段は、アドレス比較
回路部１４及び不良列アドレス判定回路１３から成り、
シリアルアクセス用切り替え手段は、アドレス比較団路
部１６及び不良シリアルアドレス判定同路１５から成る
。

アドレス比較回路部１４は後述するように、複数のアド
レス比較回路を有しており、それぞれにおいて行アドレ
スバッファ１８から与えられた行アドレス信号の各ビッ
ト毎の信号をＲＯＭ１７に記憶されているアドレス切り
替え情報と比較し、対応している場合即ち切り替えるべ
きアドレスである場合には、そのことをそれぞれ不良列
アドレス判定回路１３に通知するものである。不良列ア
ドレス判定回路１３は、全てのアドレス比較回路から一
致したという通知があった場合には、アドレスを切り替
えるべきであると判定し、行アドレス信号を与えられて
いる正規の行デコーダ４に非選択信号を与えて選択をさ
せず、替わりに予備メモリセルアレイ２の一行を選択す
る行アドレス（≦号を予備の行デコーダ４ａに与えるも
のである。

一方のアドレス比較回路１６も、アドレス比較回路１４
と同様に複数のアドレス比較回路をラ゜シており、シリ
アルアドレスカウンタ１９から与えられたシリアルアド
レス信号とＲＯＭ１７に記憶されているアドレス切り替
え情報とを比較し、対応している場合にはそのことをそ
れぞれ不良シリアルアドレス判定回路１５に通知するも
のである。

そして不良シリアルアドレス判定回路１５も同様に、全
てのアドレス比較回路から一致したという通知があった
場合にはアドレスを切り替えるべきであると判定し、シ
リアルデコーダ１０に非選択信号を与えて選択をさせず
、替わりに選択すべき予備のレジスタ２１のアドレス信
号を、予備のシリアルデコーダ１０ａに与えるものであ
る。

ここで、正規のメモリセルアレイ１のうち、不良のメモ
リセルを含む一行のメモリセルＮｌをー単位として、予
備のメモリセルアレイ２の一行分のメモリセルＮ個を替
わりに用いる。例えば１行２列目のメモリセル１個が不
良であった場合には、この１行目Ｎ個のメモリセルの代
わりに、予備のメモリセルアレイ２の１行目のメモリセ
ルＮ個を用いる。因みにこの予備のメモリセルアレイ２
はＬ行存在するので、正規のメモリセルアレイ１のＬ行
のメモリセルに不良がある場合までは救済が可能である
。

次にこのような構成を有した本実施例におけるアクセス
動作について、説明する。

先ずランダムアクセス手段により、正規のメモリセルア
レイ１又は予備のメモリセルアレイ２から外部へデータ
が出力される場合であるが、図示されていないＣＰＵか
ら、行アドレス信号が行バッフ７１８を介して行デコー
ダ４に与えられて一つの行が選択され、さらに列アドレ
ス信号が列アドレスバッファ２０を介して列デコーダに
与えられて一つの列が選択され、任意の一つのメモリセ
ルが選択される。同時に、行アドレス信号はアドレス比
較回路部１４にも与えられる。アドレス比較回路部１４
が行う比較動作について、第２図を参照して説明する。

ここで行アドレスは、二進データとして表現されている
。この場合はＭ列存在するため、２Ｍ桁の数字を二進数
で表したＭビットのデータとなる。このＭビットのデー
タを、１ビットずつそれぞれのアドレス比較回路１０１
ａ，１０２ａ，・・・．１０ｍａにおいて比較する。ま
たＲＯＭ部１７は、このＭビットのアドレスデータを、
同様に１ビットずつ各ＲＯＭＩ　Ｏ　１、１０２、・・
・、１０ｍに記憶している。即ちアドレス比較回路１０
１ａにおいて、１ビット目の行アドレス（言号Ａｌａ及
びその補数にあたる信号Ａｌａと、ＲＯＭＩＯ１に記憶
されている切り替えるべき１ビット目のアドレスとを比
較し、一致していた場合には、不良列アドレス刊定回路
１３に１レベルの信号１１１ａを出力し、一致していな
い場合にはＯレベルの信号１１１ａを出力する。同様に
アドレス比較回路１０２ａにおいて、２ビット口の行ア
ドレス信号Ａ２ａ及びその補数にあたる１呂号Ａ２ａと
、ＲＯＭ１０２に記憶されている明り替えるべき２ビッ
ト目のアドレスとを比較し、一致していた場合には、不
良列アドレス判定同路１３に１レベルの信号１１２ａを
出力し、一致していない場合には０レベルの信号１１２
ａを出力する。

このようにして、各ビット毎にアドレスデータの比較を
行う。ここでアドレス信号が補数と組み合わされている
のは、１又は０レベルで導通ずる各回路のいずれにも容
易に対応できるようにするためであり、必ずしも補数は
必要ではない。そして不良列アドレス判定回路１３にお
いて、アドレス比較回路１　０　１　ａ，　　１　０　
２　ａ，・・・，ｌＱｍａからの信号１１１ａ，１１２
ａ，・・・，ｌｌｍａが全て１レベル、即ち全ビットの
データか一致乙ている場合には、切り替えるべきアドレ
スであると刊定し、いずれか一つでも不一致である場合
には、リＪり替える必要がないと判定する。例えば、正
規のメモリセルアレイ１の二行目を切り替える場合には
、この二進アドレスデータはＯ・・・０１’Ｏてあり、
ＲＯＭＩ０１にはＯＳＲＯＭ１０２には１、そしてＲＯ
Ｍ１０ｍｌこは０のデータカくｌ己憶されている。

今、アドレス比較回路部１４に一行口を選択する行アド
レス信号０・・・００１か与えられたとすると、それぞ
れアドレス比較同路１０］ａは与えられた１のアドレス
信号Ａｌａ　（及び０のアドレス（；号Ａｌａ）とＲＯ
ＭＩに記憶されている０のデータを比較して不一致であ
るとして０レベルの信号１１１ａを出力し、アドレス比
較回路１０２ａは０のアドレス信号Ａ２ａ　（及び１の
アトレス１言号Ａ２ａ）とＲＯＭ２の１のデータとを比
較して不一致であることを示すＯレベルの信号１１２ａ
を出力し、さらにアドレス比較回路１０ｍａはＵのアド
レス信号Ａｍａ（及び１のアドレス信号Ａｍａ）とＲＯ
Ｍ１０ｍのデータ０とを比較して一致していることを示
す１レベルの信号１　１ｍａを出力する。これより不良
列アドレス′Ｐ［１定回路１３には不一致を意味するＯ
レベルの１４号が二つ与えられ、切り替える必要はない
と１′１１断じて、正規の行デコーダ４及び予備の行デ
コーダ４ａには信号を出力しない。この結果、正規の行
デコーダ４が行アドレス信号に従って、正規のメモリセ
ルアレイ１の一行目を選択する。

アドレス比較回路部１４に二行目を選択する行アドレス
信号Ｏ・・・０１０が与えられた場合には、不良列アド
レス判定回路１３に全て１レベルの信号１１１ａ，１　
１２ａ，　　・・，ｌｌｍａか与えられ、切り替えるべ
きアドレスであると？Ｉ１定する。またこの不良列アド
レス判定回路１３には、替わりに使用すべき予備のメモ
リセルアレイ２のアドレスがＲＯＭ部１７から与えられ
ている。例えば一行目であるとすると、この行を選択さ
せる選択信号Ａ１を予備の行デコーダ４ａに与え、さら
に正規ノ行テコーダ４に対しては正規のメモリセルアレ
イ１は選択させないように非選択信Ｊ；ｊｒＡ２をうえ
る。このようにして、正規のメモリセルアレイ１のうち
行アドレス信号が示す一行に、不良のメモリセルが存在
しない場合にはその行が選択され、不良のメモリセルが
存在する場合には替わりに使用すべき予備のメモリセル
アレイ２の一行が選択される。

また図示されていないＣＰＵから、列アドレスバッファ
２０を介して列デコーダ１２に列アドレス信号が与えら
れて一列が選択され、この桔果正規のメモリセルあるい
は予備のメモリセルのうちの一つが選択される。そして
正規のメモリセルか選択された場合には正規の行デコー
ダ４により、デジット線３１のうちの選択されたメモリ
セルに接続されているものとデータ線３２とが接続され
、予備のメモリセルが選択された場合には予備の行デコ
ーダ４ａにより、このメモリセルに接続されたデジット
線３１とデータ線３３とが接続され、このメモリセルに
記憶されているデータが人出力回路５を介して外部へ出
力される。逆に外部からデータを入力する場合には、同
様にして選択されたメモリセルに、外部から入出力回路
５を経て入力されたデータが格納される。

次にシリアルアクセス手段により、メモリセルアレイか
ら外部へシリアルにデータが出力される場合は、先ず列
アドレスバツファ２０から列アドレス信号を与えられた
列デコーダ１２によって一つの列が選択される。そして
転送制御回路８から転送制御信号を与えられた転送ゲー
ト６によって、選択された一列に存在する正規のメモリ
セルＭ個のデータが正規のレジスタ７へ、さらに予備の
メモリセルＬ個のデータが予備のレジスタ２１へそれぞ
れパラレルに転送されて、保持される。

そしてシリアルアドレスカウンタ１９が、正規のレジス
タ７のアドレスを、１ビ・ソト目からＭビット目まで順
次カウントしていく。このカウントされたアドレスは、
正規のシリアルデコーダ１０及びアドレス比較回路１６
に順次与えられる。アドレス比較回路１６は、与えられ
たアドレスを、ＲＯＭ部１７に記憶されているアドレス
と順次比較する。この場合もランダムアクセスの場合と
同様に、第２図に示されたように各アドレス比較口路１
０１ｂ，１０２ｂ，　・＝，１０ｍｂにおいて、一ビッ
ト毎にＲＯＭＩＯＩ，１０２，−，１０ｍに記憶されて
いるアドレスデータと比較する。そして各アドレス比較
回路１０１ｂ，１０２ｂ，・・・１　０ｍｂから出力さ
れた信号１ｘ１ｂ，　　１１２ｂ，・・・　１１ｍｂが
、全て一致したことを表す１レベルの信号であった場合
には、替わりに選択すべき予備のレジスタ２１のアドレ
スを示す選択信号Ｂ１を予備のシリアルデコーダ１０ａ
に出力し、正規のシリアルデコーダ１０に正規のレジス
タ７を選択させない非選択信号Ｂ２を出力する。

例えば正規のメモリセルアレイ１において、二行一列目
のメモリセルが不良であり、この二行口のＮ個のメモリ
セルを予備のメモリセルアレイ２の一行目のメモリセル
に切り替えて使用する場ａには、正規のレジスタ７のニ
ビット目のデータの替わりに、予備のメモリセルアレイ
２のうちのービット目のレジスタに保持されているデー
タを取り出す必要がある。この場合には上述したように
、ＲＯＭ部１７には正規のメモリセルアレイ１の二行目
のアドレスを表す二進データＯ・・・１０が記憶されて
おり、ＲＯＭ１０１には０，ＲＯＭＩ　Ｏ２には１、そ
してＲＯＭＩＯｍにはＯのデータがそれぞれ記憶されて
いる。

そしてシリアルアドレスカウンタ１９が、正規のレジス
タ７のアドレスを順次カウントしていく。

先ずアドレスが１ビット目を示す０・・・０１である場
合は、アドレス比較回路１０１ｂ及び１０２ｂにおいて
不一致を示す０レベルの信号１１１ｂ及び１１２ｂが出
力されるため、不良シリアルアドレス判定回路１５にお
いて切り替える必要はないと判定され、選択信号Ｂ１及
び非選択信号Ｂ２は共に出力されない。これにより、シ
リアルアドレスカウンタ１つから出力されたアドレス信
号に従い、シリアルデコーダ１０が正規のレジスタ７の
うち一ビット目のレジスタを選択する。そして正規のシ
リアルデコーダ１０により、このレジスタに接続された
デジット線４１とデータ線４２とが接続され、このレジ
スタに保持されているデータが人出力回路１１を介して
外部へ出力される。次に、シリアルアドレスカウンタ１
つのカウントしたアドレスが２ビット目を示すＯ・・・
１０になると、アドレス比較回路１０１ｂ，１０２ｂ，
・・・ｌ　Ｑｍｂからそれぞれ出力された信号１１１ｂ
１１２ｂ，・・・，ｌｌｍｂは全て、一致したことを示
す１レベルになる。これにより不良シリアルアドレス判
定回路１５は正規のレジスタ７の二ビット目のレジスタ
の替わりに予備のレジスタ２１の一ビット目のレジスタ
を選択させるべく、正規のシリアルデコーダ１０には非
選択信号Ｂ２を与え、予備のシリアルデコーダ１０ａに
は選択信号Ｂ１を与える。予備のシリアルデコーダ１０
ａにより、予備のレジスタ２１のうちの、一ビット目の
レジスタに接続されたデジット線４１とデータ線４３と
が接続されて、保持されているデータが人出力回路１１
を介して外部へ出力される。この後、シリアルアドレス
カウンタ１つがカウントする３ビット目からＭビット目
に関しては、１ビット目の場合と同様に正規のレジスタ
７のレジスタがそのまま選択され、保持されているデー
タが外部へ出力される。

逆に外部からデータがシリアルに入力される場合は、シ
リアルアドレスカウンタ１つがカウントしたアドレスを
与えられたシリアルデコーダ１０が、正規のレジスタ７
を１ビット目から順次選択していき、各レジスタに外部
からのデータがシリアルに入力されていく。この場合に
、正規のレジスタ７のうち、二ビット目のレジスタの替
わりに予備のレジスタ２１の一ビット目を選択すべきで
あり、上述の外部へデータを出力する場合と同様にして
アドレスの切り替えを行う。このようにして、正規のレ
ジスタ７の１ビット口のレジスタ、予備のレジスタ２１
の１ビット目のレジスタ、正規のレジスタ７の３ビット
目のレジスタというように、Ｍビット目までのレジスタ
が順次選択され、それぞれのレジスタにデータが順次入
力されて保持される。この後、列デコーダ１２によって
選択された一列における、正規のメモリセルアレイ１の
１ビット目のメモリセル、千篩のメモリセルアレイ２の
１ビット目のメモリセル、正規のメモリセルアレイ１の
３ビット目のメモリセルというようにしてＭビット目ま
でのメモリセルヘ、転送ゲート６によってパラレルにデ
ータか転送されて記憶される。

本実施例ではこのような動作によってデータのアクセス
が行われる。ここでランダムアクセスを行う場合に必要
な、正規のメモリセルアレイ１における不良のメモリセ
ルを予備のメモリセルに切り替えるための情報を記憶す
る手段と、シリアルアクセスを行う場合に正規のレジス
タ７からｒ・同のレジスタ２１に切り替えるための情報
を記憶する手段とを、共通化して１個のＲＯＭ部１７と
している。これにより、アドレスの切り替え情報を記憶
させるプログラム作業を、一回分行えばよいため、従来
のような各アクセス手段毎に設けられた記憶手段に複数
回行う場合と比較して作束時間が短縮化され、コストを
低減させることかてきる。また、記憶手段が複数個設け
られていた場合と比較し、チップ面積の縮小化が可能で
あり、畠集積化がもたらされる。

上述した実施例は一例であって、本発明をトＬ（定する
ものではない。例えば正規のメモリセルを選択する手段
は、いずれかの手段が二以上備わっていればよく、本実
施例と異なり、ランダムアクセス手段を二つ有した半導
体メモリ装置に対しても、適用が可能である。また第１
図及び第２図に示された回路構成も一例にすぎず、これ
と異なる構或を有したものであってもよいことはいうま
でもない。

〔発明の効果〕

以上説明したように本発明の半導体メモリ装置は、正規
のメモリセルに不良がある場合に、替わりに予備のメモ
リセルを使用するために必要なアドレスの切り替えの情
報を記憶する手段を、複数個のアクセス手段に対して共
通化して一つ設けたことにより、この切り替え情報を記
憶させるプログラム作業を一つの手段に対して一回分行
えばよいため、各アクセス手段毎に記憶手段を設けた堝
合と比較し、作業に要する晴間が短縮化されてコストの
低減化がもたらされ、さらにチップ面積が縮小化されて
集積密度の向上が達成される。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリ装置の構
戊を示した回路図、第２図は同ｖｃ置におけるアドレス
の切り替えを行う手段の構成を部分的に示した回路図で
ある。 １・・・正規のメモリセルアレイ、２・・・予備のメモ
リセルアレイ、４・・・正規の行デコーダ、４ａ・・・
予備の行デコーダ、５，１１・・・人出力回路、６・・
・転送ゲート、７・・・正規のレジスタ、８・・・転送
制御回路、９・・・セレクト回路、１０・・・正規のシ
リアルデコーダ、１０ａ・・・予備のシリアルデコーダ
、１２・・・列デコーダ、１３・・・不良列アドレスｉ
ｌｌ定回悠、１４．１６・・・アドレス比較回路部、１
５・・・不良シリアルアドレス判定回路、１７・・・Ｒ
ＯＭ部、１８・・・行アドレスバッファ、１つ・・・シ
リアルアドレスカウンタ、２ｏ・・・列アドレスバッフ
ァ、２１・・・予備のレジスタ、１０１，１０２，・・
・１　０ｍ−ＲＯＭ．．　１　０　１　ａ，　　１　０
　２　ａ，　・・・１０ｍａ，１０ｌｂ，１０２ｂ，−
１０ｍｂ−・・アドレス比較回路。

Claims (1)

1. 【特許請求の範囲】 　正規のメモリセルがマトリクス状に配置された正規の
   メモリセルアレイに対し、アドレス信号を与えられて所
   望のメモリセルを選択する正規のメモリセル選択手段を
   少なくとも二つ有し、さらにこの正規のメモリセルアレ
   イに不良のメモリセルが含まれている場合にこの不良の
   メモリセルの替わりに用いられる予備のメモリセルかマ
   トリクス状に配置された予備のメモリセルアレイを有し
   た半導体メモリ装置において、 前記予備のメモリセルアレイのうちの所望のメモリセル
   を選択する予備のメモリセル選択手段と、前記正規のメ
   モリセルアレイに不良のメモリセルが含まれている場合
   に、その不良のメモリセルのアドレスと、替わりに使用
   すべき予備のメモリセルのアドレスとを関係付けたアド
   レス切り替え情報を予め入力されて記憶するアドレス切
   り替え情報記憶手段と、 前記正規のメモリセル選択手段のいずれかに入力された
   アドレス信号が、前記アドレス切り替え情報記憶手段に
   記憶されている切り替えるべき不良のメモリセルのアド
   レスに対応しているか否かを判定し、対応していない場
   合にはこのアドレス信号に基づいて前記正規のメモリセ
   ル選択手段に選択をさせ、対応している場合には前記正
   規のメモリセル選択手段に選択をさせる替わりに、切り
   替えるべき予備のメモリセルのアドレスを示す信号を前
   記予備のメモリセル選択手段に与えて選択をさせる、前
   記正規のメモリセル選択手段毎に設けられたアドレス切
   り替え手段とを備え、 前記アドレス切り替え情報記憶手段は、前記二以上の正
   規のメモリセル選択手段に対して、共通化された手段と
   して単一に設けられていることを特徴とする半導体メモ
   リ装置。