JPH0353355A - 仮想記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は共有メモリ方式を用いた並列計算機システムに
おける単一仮想記憶方式に関する。

〔従来の技術〕

各プロセッサに主記憶の大きさに制限されず、かつ種々
の領域を動的に生成→削除するアドレス空間を提供する
目的で仮想記憶方式が用いられてイル。この仮想記憶方
式においては、処理プログラムは仮想記憶上のアドレス
空間に用意され、そのうち必要な部分が主記憶装置にロ
ードされ実行される。ここで仮悲記憶上のアドレスを仮
想アドレスといい、主記憶装置上のアドレスを実施例ア
ドレスという。この仮想記憶方式では、プログラム実行
中に主記憶を参照する度に仮想アドレスから実施例アド
レスへの変換を行う必要がある。これをアドレス変換テ
ーブルを参照して行う機構を動的アドレス変換機構とい
う。一般には処理装置内にアドレス変換バッファを有し
仮想アドレスとそれに対応する実アドレスとの対を複数
個貯え、アドレス変換を高速に行っている。

一方、システムの性能とスループットの向上を目的とし
た分散システムが開発，実用化されている。このうち、
第４図に示すように、複数の処理装置３１が、共通のメ
モリ空間の共有メモリ３２を参照する共有メモリ方式の
並列計算機システムが、最も一般的に構成されている。

これらは入出力デバイス３３．３４と共有バス３５によ
り接続されている。この並列計算機システムで仮想記憶
方式を用いる場合、メモリ管理装置を各処理装置が有す
るシステムが用いられる。

〔発明が解決しようとする課題〕

上述した従来方式の問題点は、次の通りである。

（１）　　各処理装置がメモリ管理装置を有するため，
高価ナ高速メモリで構成されるアドレス変換バッファや
動的アドレス変換のためのハードウェアが処理装置の台
数分必要である。

（２）並列計算機システムでは、各処理装置が専有する
メモリ空間と、各処理装置に共通のデータの格納や、高
速のデータ通信のために共有のメモリ空間を用いること
が多いが、メモリ管理装置を各処理装置が有する場合に
は専有メモリ空間と共有データ空間の管理は各処理装置
で実行されるプログラムに委ねられ、プログラムが複雑
になる。

（３）ある処理装置がアドレス変換テーブルの書き換え
の際、それ以外の処理装置が有しているアドレス変換バ
ッファの内容も更新するが無効化しなければならない。

アドレス変換テーブルの書き換えを行う度に各処理装置
内のアドレス変換バッファの更新を行うためには、ハー
ドウエアの追加が必要である。また他の処理装置の内容
を全て無効化すると再びアドレス変換対のアドレス変換
バッファへの登録からやり直すことになり性能低下にな
る。

本発明の目的は、並列計算機システムにおける処理装置
の台数の増加に伴うメモリ管理装置のハードウェアの増
加を抑えると共に、アドレス変換テーブル書き替え時の
性能の向上，各処理装置が有する専有メモリ空間と共有
メモリ空間の管理を容易にするため、従来各処理装置ご
とに持たせていた動的アドレス変換機構及びアドレス変
換バッファを各処理装置の外部に設け各処理装置には少
量のアドレス変換バッファを設けるだけでよいようにし
た仮想記憶方式を提供することにある．〔課題を解決す
るための手段〕 本発明の構戒は、共有メモリ方式の並列計算機システム
に用いられる仮想記憶方式において、第Ｉのアドレス変
換バッファ及び動的アドレス変換機構を含むメモリ管理
装置を、アドレス発生機能を有する各処理装置の各部に
設け、前記第１のアドレス変換バッファよりも少ないエ
ントリを持つ第２のアドレス変換バッファを前記処理装
置に内蔵することを特徴とする。

本発明において、第１のアドレス変換バッファが、処理
装置の識別番号を保持し、この識別番号と一致しない処
理装置のアドレス変換を禁止するもの、また第１のアド
レス変換バッファが、共有データ領域のアドレス変換を
行った処理装置を示すテーブルを保持し、アドレス変換
テーブルの更新を行った際にそのテーブルの示す処理装
置に内蔵されている第２のアドレス変換バッファの内容
を無効化するものとしてもよい。

〔実施例〕

第１図は、本発明の一実施例の構成を示すブロック図を
示す。ｌ図において、第４図に対しメモリ管理装置の点
で追加された部分は、各処理装置ｌの外部に設けられ、
動的アドレス変換装置４、第１のアドレス変換バッファ
３より構或されるメモリ管理装置５、及び各処理装置内
に設けられ第１のアドレス変換バッファ３より少ない工
冫トリを持つ第２のアドレス変換バッファ２である。

第１のアドレス変換バッファ３は、第２図に示すように
、バリッドフラグ■，処理装置識別子ＰＩＤ，仮想アド
レスＶＡ，実アドレスＲＡを保持している。

以下、第ｌ図と第２図を用いてＰＩＤ＝　“α′の処理
装置がアドレス変換を行うときの動作を説明する。

まず、　゛α゜の処理装置が、主記憶６をアクセスする
ためにアドレス変換を行う時、自装置内の第２のアドレ
ス変換バッファ２がヒットした場合、その第２のアドレ
ス変換バッファ２から出力される実アドレスを用いて主
記憶６をアクセスする．自装置内の第２のアドレス変換
バッファ２がミスヒットした場合、メモリ管理装置５に
対してアドレス変換要求を行う。この時共有メモリ空間
のアドレスである場合には、Ｐ工Ｄを共有メモリ空間を
示す識別番号とする。

メモリ管理装置５内の第ｌのアドレス変換バッファがヒ
ットしＰＩＤが一致する場合、　“α′の処理装置は、
第１のアドレス変換バッファ３の出力する実アドレスを
用いて主記憶６をアクセスし、自処理装置内の第２のア
ドレス変換バッファ２に格納する。また、第１のアドレ
ス変換バッファ３がヒットしたがＰＩＤが一致しない場
合、他処理装置の専有メモリ空間をアクセスしようとし
たので、アドレス変換例外をメモリ管理装置から“α′
の処理装置に対して通知する。

第１のアドレス変換バッファ３がミスヒットした場合、
動的アドレス変換装置４によって動的アドレス変換を行
い変換した実アドレスを用いて主記憶６をアクセスする
。この時第ｌのアドレス変換バッファ３及び′α”の処
理装置内の第２のアドレス変換バッファ２へ格納する。

第３図は本発明の第２の実施例の第１のアドレス変換ハ
ッファ３にアドレス・リファレンス・テーブルＡＲＴを
追加した場合の模式図である。

ＡＲＴは、アドレス変換バッファのメモリ上に記憶され
る処理装置の台数分のビット列で、第１のアドレス変換
バッファ３の各二ントリに対してアドレス変換を行った
ことのある処理装置を保持しておく。

次に、アドレス変換テーブルの書換えを行うときの動作
を説明する。

まず、“α′の処理装置が、自装置内部の第２のアドレ
ス変換バッファ２がミスヒットしメモリ管理装置５に対
してアドレス変換要求を行ったとき、メモリ管理装置５
はアドレス変換を行うと共に、第１のアドレス変換バッ
ファ３内のＡＲＴのα′に対応するビットを立てる。次
に゛α′の処理装置がアドレス変換テーブルの書換えを
行うトキ、メモリ管理装置５は、第１のアドレス変換バ
ッファ３が書換えを行うセグメントに対してヒットすれ
ばそのエントリのＡＲＴのビットが立っている処理装置
に対してそれぞれの装置内にある第２のアドレス変換バ
ッファ２の内容を全て無効化するように指示を行う。第
１のアドレス変換バッファ３がミスヒットしたときは何
も行わない。このため書換えを行うセグメントを使用し
ていない処理装置内の第２のアドレス変換バッファ２を
無効化しないですむ。

〔発明の効果〕

以上説明したように本発明によって次のような効果があ
る。

（１）　　各処理装置内に少量のアドレス変換バッファ
のみを設け、動的アドレス変換装置を独立して共通化し
ているため、アドレス変換競合による性能低下を起さず
にメモリ管理のためのハードウェアを減らすことができ
る。

（２）共有のメモリ管理装置を用いることでメモリ空間
のロックを容易に行うことができる。

（３）共有のメモリ管理装置内のアドレス変換バッファ
に共有データ領域のアドレス変換を行った処理装置を示
すテーブルを設けることでアドレス変換テーブル書き換
え時に、書き換えを行うセグメントを使用していいない
処理装置内のアドレス変換バッファを無効化しなくてす
むため、アドレス変換テーブル書き換え時の性能向上の
効果がある。

【図面の簡単な説明】

第１図は、本発明が適用された仮想記憶方式の並列計算
機システムの一実施例を示すブμック図、第２図は第ｌ
図の第１のアドレス変換バッファ３の一例の構成を示す
模式図、第３図は第ｌ図の第１のアドレス変換バッファ
３の他の構或を示す模式図、第４図は従来の共有メモリ
方式の並列計算機システムの一例を示すブロック図であ
る。 １，３１・・・・・・処理装置、２・・・・・・第２の
アドレス変換ハ，ファ（ＴＬＢ）、３・・・・・・第１
のアドレス変換バッファ（ＴＬＢ），４・・・・・・動
的アドレス変換装置（ＤＡＴＣ）、５・・・・・・メモ
リ管理装置（ＭＭ■）、６・・・・・・主記憶（ＭＭ）
、７・・・・・・仮想アドレスバス（ＶＡ）、８・・・
・・・実アドレスバス（ＲＡ）、９・・・・・・データ
バス（Ｄ）、１０・・・・・・処理装置識別番号（ＰＩ
Ｄ）レジスタ、１１・・・・・・仮想アドレスレジスタ
、１２，１３．２０・・・・・・比較回路，１４・・・
・・・インバータ、１５，１６．２１〜２４・・・・・
・ＡＮＤゲート、１７・・・・・・アドレス変換バッフ
ァのヒット信号（ｂｉｔ）、１８・・・・・・アドレス
変換例外信号（ｉｎｖ）、１９・・・・・・アドレス変
換バッファの無効化信号（ｃ　ｌ　ｒ）、２０・・・・
・・アドレス変換テーブルの書き換え信号（ｕｐｄａｔ
ｅ）、３２・・・・・・共有メモリ、３３．３４・・・
・・・入出力デバイス、 ３５・・・・・・共有ハス。

Claims (3)

【特許請求の範囲】
1. （１）共有メモリ方式の並列計算機システムに用いられ
   る仮想記憶方式において、第１のアドレス変換バッファ
   及び動的アドレス変換機構を含むメモリ管理装置を、ア
   ドレス発生機能を有する各処理装置の各部に設け、前記
   第１のアドレス変換バッファよりも少ないエントリを持
   つ第２のアドレス変換バッファを前記処理装置に内蔵す
   ることを特徴とする仮想記憶方式。
2. （２）第１のアドレス変換バッファが処理装置の識別番
   号を保持し、この識別番号と一致しない処理装置のアド
   レス変換を禁止するものである請求項（１）記載の仮想
   記憶方式。
3. （３）第１のアドレス変換バッファが共有データ領域の
   アドレス変換を行った処理装置を示すテーブルを保持し
   、アドレス変換テーブルの更新を行った際に前記テーブ
   ルの示す処理装置に内蔵されている第２のアドレス変換
   バッファの内容を無効化するものである請求項（１）記
   載の仮想記憶方式。