JPH0352213B2 - - Google Patents

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JPH0352213B2
JPH0352213B2 JP16422283A JP16422283A JPH0352213B2 JP H0352213 B2 JPH0352213 B2 JP H0352213B2 JP 16422283 A JP16422283 A JP 16422283A JP 16422283 A JP16422283 A JP 16422283A JP H0352213 B2 JPH0352213 B2 JP H0352213B2
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JP
Japan
Prior art keywords
resist
resist layer
hard mask
layer
electron beam
Prior art date
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Expired - Lifetime
Application number
JP16422283A
Other languages
Japanese (ja)
Other versions
JPS6057624A (en
Inventor
Yasuo Matsuoka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPS6057624A publication Critical patent/JPS6057624A/en
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  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electron Beam Exposure (AREA)

Description

【発明の詳細な説明】 [発明の技術分野] この発明はハードマスクの製作方法に関し、特
に導電性薄膜を有しているハードマスクを無欠陥
で製作することのできるハードマスク製作方法に
関するものである。
[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a method for manufacturing a hard mask, and in particular to a method for manufacturing a hard mask that can manufacture a hard mask having a conductive thin film without defects. be.

[発明の技術的背景] 半導体装置の製造に使用されるフオトマスクの
うち、マスタマスクは現在ではすべて電子ビーム
露光法を利用してパターニングされており、電子
ビーム露光法以外の露光法を利用するマスタマス
クにくらべて高精度且つ高密度のパターンを有す
るマスタマスクが製作されるようになつた。しか
しながら、従来のマスタマスク製作方法には以下
に記載するように問題点があつた。
[Technical Background of the Invention] Among photomasks used in the manufacture of semiconductor devices, all master masks are currently patterned using an electron beam exposure method. Master masks that have patterns with higher precision and higher density than masks have come to be manufactured. However, the conventional master mask manufacturing method has problems as described below.

[背景技術の問題点] 従来、電子ビーム露光法を用いるハードマスク
製作方法においてはマスクブランク上へのパター
ン形成は第1図のようにして行われていた。第1
図はクロムハードマスクブランクを使用するマス
ク製作方法を示したものであり、同図において1
はガラス基板、2はガラス基板1上に被着された
クロム(Cr)層、3はクロム層2の表面に形成
された酸化クロム層、4は酸化クロム層3の上に
被着されたレジスト層であり、ガラス基板1とク
ロム層2及び酸化クロム層3から成るブランク板
5は搬送用カセツト6に搭載された状態で電子ビ
ーム露光装置のX−Yテーブル(図示せず)上に
支持されている。7は平面出しピン(水平度検出
用)を兼ねた接地用電極であり、該接地用電極7
はレジスト層4の外周縁部表面に圧接されてブラ
ンク板表面の水平出しをするとともにレジスト層
4を電気的に接地している。接地用電極7より内
周側のレジスト層4の表面はパターン形成が行わ
れる実パターンエリアであり、そこに電子ビーム
EBが照射されることにより該レジスト層4に回
路パターンの潜像が形成される。
[Problems with Background Art] Conventionally, in a hard mask manufacturing method using an electron beam exposure method, pattern formation on a mask blank has been performed as shown in FIG. 1st
The figure shows a mask manufacturing method using a chrome hard mask blank.
2 is a glass substrate, 2 is a chromium (Cr) layer deposited on the glass substrate 1, 3 is a chromium oxide layer formed on the surface of the chromium layer 2, and 4 is a resist deposited on the chromium oxide layer 3. A blank plate 5 consisting of a glass substrate 1, a chromium layer 2, and a chromium oxide layer 3 is mounted on a transport cassette 6 and supported on an X-Y table (not shown) of an electron beam exposure apparatus. ing. 7 is a grounding electrode that also serves as a flattening pin (for horizontality detection);
is pressed against the outer peripheral edge surface of the resist layer 4 to level the surface of the blank board and electrically ground the resist layer 4. The surface of the resist layer 4 on the inner circumference side from the grounding electrode 7 is the actual pattern area where pattern formation is performed, and the electron beam is applied thereto.
By irradiating with EB, a latent image of a circuit pattern is formed on the resist layer 4.

第1図のごとき従来方法においては、レジスト
層4の上に接地用電極7を圧接させているため、
以下のごとき問題が生じていた。
In the conventional method as shown in FIG. 1, since the grounding electrode 7 is pressed onto the resist layer 4,
The following problems occurred.

(a) 電子ビームを照射すると酸化クロム層3及び
クロム層2に電荷が蓄積されるが、接地用電極
7がレジスト層4にのみ接触しているため、ブ
ランク板を完全に接地することができず、描画
中次第に蓄積電荷の影響が大きくなつてゆき、
その結果、描画パターンに歪みが生じることが
多い。
(a) When the electron beam is irradiated, charges are accumulated in the chromium oxide layer 3 and the chromium layer 2, but because the grounding electrode 7 is in contact only with the resist layer 4, the blank plate cannot be completely grounded. During drawing, the influence of accumulated charge gradually increases,
As a result, distortion often occurs in the drawn pattern.

また、微小寸法のパターンを描画する場合、
ブランク板の接地が完全でないため残留電荷の
影響で接地が完全な場合に比較して近接効果が
大となり、正確なパターン形成が不可能であつ
た。
Also, when drawing patterns with minute dimensions,
Since the blank board was not completely grounded, the proximity effect was greater than in the case where the grounding was perfect due to the influence of residual charge, making it impossible to form accurate patterns.

(b) 接地用電極7をレジスト層4に圧接させてい
るので、接地用電極7を先端にレジストが付着
してしまうことがある。このように接地用電極
7の先端にレジストが付着したままで次のブラ
ンク板のパターニングを行つた場合、接地用電
極7をブランク板の平面出しピンとして兼用し
ているときに次のような問題が起こりやすい。
すなわち、第2図に示すようにたとえば二本の
接地用電極7a,7bのうち一本の接地用電極
7bの先端にレジスト片4aが付着したまま、
次のブランク板50のパターニングを行つた場
合、ブランク板50の水平出しが狂つてくるの
で電子ビーム露光装置8のレンズ系の軸線Y0
の方向がブランク板50の軸線Y1の方向に対
して図示の如く角θだけ傾き、その結果、電子
ビームの焦点がずれてマスクの長寸法や短寸法
が狂つてくる。このように付着レジスト片4a
によつて電子ビームの焦点ずれが起こる現象は
たとえば第3図に示すように水平なカセツト6
に対してブランク板5が傾いた状態で電子ビー
ムが鉛直方向に照射された場合に相当する。こ
の場合、カセツト6に対するブランク板5の最
大傾斜量をRとし、ブランク板5上に図のよう
にx、y方向を定めて第4図のようにブランク
板5上に9ケ所の測定点をとり、R=500μm
位の場合の短寸法の変動を測定した結果が第5
図であり、また長寸法(トータルピツチ)を測
定した結果が第6図である。第5図及び第6図
において、×印は各点におけるx方向の寸法で
あり、また〇印はy方向の寸法であるが、設計
寸法はx方向、y方向共に10μである。また、
第6図における水平な直線Lは真値(B1B2
しくはA0C0間の距離;90000,00μ))を表して
いる。
(b) Since the grounding electrode 7 is pressed against the resist layer 4, resist may adhere to the tip of the grounding electrode 7. If the next blank board is patterned with the resist still attached to the tip of the grounding electrode 7, the following problems may occur when the grounding electrode 7 is also used as a flattening pin for the blank board. is likely to occur.
That is, as shown in FIG. 2, for example, while the resist piece 4a remains attached to the tip of one of the two grounding electrodes 7a and 7b,
When patterning the next blank plate 50, the horizontal alignment of the blank plate 50 will be distorted, so the axis Y0 of the lens system of the electron beam exposure device 8
is tilted by an angle θ as shown in the figure with respect to the direction of the axis Y1 of the blank plate 50, and as a result, the focus of the electron beam shifts and the long and short dimensions of the mask become out of order. In this way, the attached resist piece 4a
For example, as shown in FIG.
This corresponds to a case where the electron beam is irradiated in the vertical direction with the blank plate 5 tilted relative to the other side. In this case, the maximum amount of inclination of the blank plate 5 with respect to the cassette 6 is defined as R, the x and y directions are determined on the blank plate 5 as shown in the figure, and nine measurement points are placed on the blank plate 5 as shown in Fig. 4. Tori, R=500μm
The results of measuring the variation in the short dimension in the case of
FIG. 6 shows the results of measuring the long dimension (total pitch). In FIGS. 5 and 6, the x mark indicates the dimension in the x direction at each point, and the ○ mark indicates the dimension in the y direction, and the design dimension is 10 μ in both the x and y directions. Also,
The horizontal straight line L in FIG. 6 represents the true value (distance between B 1 B 2 or A 0 C 0 ; 90000,00μ)).

第5図及び第6図から明らかなように、ブラ
ンク板5がx方向に傾くと、同方向の短寸法及
び長寸法に狂いが出ることは避けられない。そ
して、このように短寸法及び長寸法に狂いが出
ると正確なパターン形成が不可能となり、パタ
ーン不良を生じやすくなる。
As is clear from FIGS. 5 and 6, when the blank plate 5 is tilted in the x direction, it is inevitable that the short and long dimensions in the same direction will be out of alignment. If the short and long dimensions are deviated in this way, accurate pattern formation becomes impossible and pattern defects are likely to occur.

(c) 前記のごとき接地用電極へのレジスト付着に
起因するパターン不良を防止するために、従来
接地用電極7の先端を常に清浄にしておく作業
が必要であつたが、そのため作業能率が低く、
作業も自動化できなかつた。
(c) In order to prevent pattern defects caused by resist adhesion to the grounding electrode as described above, it has conventionally been necessary to keep the tip of the grounding electrode 7 clean at all times, but this reduces work efficiency. ,
The work could not be automated.

(d) 接地用電極をレジスト層から離すときにレジ
スト層が剥離し、剥離したレジスト片がパター
ンエリア内に飛び込んで該パターンエリア内に
付着し、このためにそのパターンが損傷してマ
スクの欠陥となることがあつた。
(d) When the grounding electrode is separated from the resist layer, the resist layer peels off, and the peeled resist pieces fly into the pattern area and adhere thereto, thereby damaging the pattern and causing mask defects. Something happened.

[発明の目的] この発明の目的は、前記従来方法の平面出し精
度の問題点を解決し、改良されたハードマスクの
製作方法を提供することにある。
[Object of the Invention] An object of the present invention is to solve the problem of plane alignment accuracy of the conventional method and to provide an improved hard mask manufacturing method.

[発明の概要] この発明の方法は、電子ビーム露光を行うに際
し、予めマスクブランクの外縁部表面にレジスト
層未形成箇所を設けておき、該レジスト層未形成
箇所に露出したマスクブランクの表面に少なくと
も3点の平面出しピンを接触させてマスクブラン
クの平面出しをし、電子ビーム露光を行うことを
特徴とするものである。この発明の方法によれ
ば、平面出しピンがマスクブランクの表面にレジ
スト層を介することなく直接接触し、また繰返し
の使用によつても平面出しピンの先にレジストが
付着することがないので、平面出しが狂うことが
なく、その結果、電子ビームの焦点がずれてマス
クの短寸法や長寸法が狂うということがない。
[Summary of the Invention] In the method of the present invention, when performing electron beam exposure, areas where a resist layer is not formed are provided in advance on the outer edge surface of a mask blank, and the surface of the mask blank exposed at the areas where the resist layer is not formed is exposed. This method is characterized in that the plane of the mask blank is leveled by bringing at least three leveling pins into contact with each other, and then electron beam exposure is performed. According to the method of the present invention, the flattening pin directly contacts the surface of the mask blank without intervening a resist layer, and resist does not adhere to the tip of the flattening pin even after repeated use. The plane alignment will not be distorted, and as a result, the focus of the electron beam will not shift and the short or long dimensions of the mask will not be distorted.

[発明の実施例] 第7図は本発明方法を示図したものであり、第
7図において第1図と同一符号で表示された部分
は第1図と同じ部分を表している。
[Embodiments of the Invention] FIG. 7 shows the method of the present invention, and in FIG. 7, parts labeled with the same reference numerals as in FIG. 1 represent the same parts as in FIG. 1.

本発明の方法では、電子ビーム露光を行うに先
立つて予めブランク板5の表面のレジスト層4を
第8図に示すようにパタターン形成予定場所10
(すなわち実パターンエリア)の外側において少
なくとも一ケ所以上剥離しておくことにより第8
図に影線を以て示すようにブランク板5の隅部に
レジスト層未形成箇所9を形成しておき、該レジ
スト層未形成箇所9に露出せしめた酸化クロム層
3に第7図のごとく平面出しピン7を圧接させつ
つ、レジスト層4の表面に電子ビームEBを照射
して回路パターンを露光させる。
In the method of the present invention, prior to performing electron beam exposure, the resist layer 4 on the surface of the blank plate 5 is preliminarily deposited at a pattern formation location 10 as shown in FIG.
(i.e., the actual pattern area) by peeling off at least one place on the outside.
As shown by the shaded line in the figure, a resist layer-free area 9 is formed at the corner of the blank plate 5, and the chromium oxide layer 3 exposed at the resist-layer-unformed area 9 is flattened as shown in FIG. While pressing the pin 7, the surface of the resist layer 4 is irradiated with an electron beam EB to expose the circuit pattern.

本発明の方法では、平面出しピン7の先端がレ
ジスト層に接触しないのでレジスト層の剥離や平
面出しピン7へのレジスト層の付着が起こらず、
更にパターンエリア内への剥離レジスト片の再付
着なども生じないので、レジスト層の剥離に起因
する不良発生原因がすべてなくなつた。
In the method of the present invention, since the tip of the flattening pin 7 does not come into contact with the resist layer, peeling of the resist layer and adhesion of the resist layer to the flattening pin 7 do not occur.
Furthermore, since the peeled resist pieces do not re-adhere within the pattern area, all causes of defects due to peeling of the resist layer are eliminated.

第8図の影線で示すようにレジスト層未形成個
所9を形成する一法は、レジストをスピンナーで
回転塗布すると同時にレジスト層未形成層9(パ
ターンエリア外)の内接円周上の一点11にレジ
ストシンナーを滴下しつつ、レジストの回転塗布
を行うと、レジスト層が円形にのみ残されて、レ
ジスト層未形成個所9にはレジスト層が形成され
ない。レジストシンナーの滴下方法は11におけ
る内接円接線方向にかつブランク板水平面に対し
約30゜の傾斜にシンナーを射出するのがレジスト
層周縁を尖鋭するうえで好ましい。またレジスト
シンナーの滴下時期はレジスト回転塗布と同時に
することが工程を増加させない点で好ましいが、
レジストのEB露光前すなわちレジストのベーキ
ング後であつても可能である。
As shown by the shaded line in FIG. 8, one method for forming the resist layer-unformed area 9 is to spin-coat the resist using a spinner and simultaneously apply the resist to a point on the inscribed circumference of the resist-layer-unformed layer 9 (outside the pattern area). When a resist is spin-coated while dropping resist thinner onto the resist layer 11, only a circular resist layer is left, and no resist layer is formed in the areas 9 where the resist layer is not formed. In order to sharpen the periphery of the resist layer, it is preferable to inject the resist thinner in the tangential direction of the inscribed circle 11 at an angle of about 30° to the horizontal plane of the blank plate. In addition, it is preferable to drip the resist thinner at the same time as the resist spin coating in order to avoid increasing the number of steps.
This is possible even before the resist is exposed to EB, that is, after the resist is baked.

第8図のような形状のレジスト層未形成個所9
が形成されると、四隅において比較的大面積のレ
ジスト層未形成個所が得られるので、ピン状の平
面出しピンに代えて接触面積の大きい平面出しピ
ンが使用しえて、平面出しを確実にすることがで
きる。
Location 9 where resist layer is not formed as shown in Figure 8
When the resist layer is formed, a relatively large area where the resist layer is not formed is obtained at the four corners, so instead of a pin-shaped flattening pin, a flattening pin with a large contact area can be used to ensure flatness. be able to.

[発明の効果] 以上に説明したところから明らかなように、本
発明方法によれば平面出しピンによるレジスト層
の剥離が全く生じないため、レジスト層剥離に起
因する電子ビームの焦点ずれの発生が防止される
一方、平面出しピンを清浄に保つ作業を省略する
ことができ、その結果、不良品の発生防止と同時
に作業の簡易化が達成された。更に、平面出しピ
ンの清浄作業が不要になつたことから、作業の自
動化が可能となり、ハードマスク製造工程の高能
率化が可能となつた。
[Effects of the Invention] As is clear from the above explanation, according to the method of the present invention, peeling of the resist layer due to the planar pin does not occur at all, so the occurrence of defocus of the electron beam due to peeling of the resist layer is avoided. On the other hand, it is possible to omit the work of keeping the flattening pin clean, and as a result, the occurrence of defective products can be prevented and the work can be simplified. Furthermore, since the work of cleaning the flattening pins is no longer necessary, the work can be automated, making it possible to increase the efficiency of the hard mask manufacturing process.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のハードマスク製作方法の概略
図、第2図乃至第6図は第1図の方法において平
面出しピンの先端にレジスト片が付着した場合の
問題点を説明するための図、第7図は本発明方法
を説明するための概略図、第8図は本発明方法に
おいて使用されるマスクブランクの概略平面図で
ある。 1……ガラス基板、2……クロム層、3……酸
化クロム層、4……レジスト層、5……ブランク
板(マスクブランク)、6……カセツト、7……
平面出しピン、9……レジスト層未形成箇所、1
1……レジストシンナー滴下場所。
FIG. 1 is a schematic diagram of a conventional hard mask manufacturing method, and FIGS. 2 to 6 are diagrams for explaining the problem when a resist piece adheres to the tip of a flattening pin in the method of FIG. FIG. 7 is a schematic diagram for explaining the method of the present invention, and FIG. 8 is a schematic plan view of a mask blank used in the method of the present invention. DESCRIPTION OF SYMBOLS 1...Glass substrate, 2...Chromium layer, 3...Chromium oxide layer, 4...Resist layer, 5...Blank plate (mask blank), 6...Cassette, 7...
Plane pin, 9... portion where resist layer is not formed, 1
1... Location where resist thinner is dripped.

Claims (1)

【特許請求の範囲】[Claims] 1 電子ビーム露光法によつてハードマスクブラ
ンクの表面にレジストパターンの形成を行うに際
し、予め該ハードマスクブランク上のパターン形
成予定場所以外の場所にレジスト層未形成箇所を
設けておき、電子ビーム露光装置のベースに締着
されるとともに該装置のレンズ系軸線に対する垂
直面にハードマスクブランク露光面を承持する平
面出しピンを、該レジスト層未形成箇所の表面に
接触させて該ハードマスクブランクの平面出しを
し、電子ビーム露光を行うことを特徴とするハー
ドマスクの製作方法。
1. When forming a resist pattern on the surface of a hard mask blank by electron beam exposure, a resist layer-unformed area is prepared in advance at a location other than the planned pattern formation location on the hard mask blank, and the resist pattern is not formed on the hard mask blank. A flattening pin that is fastened to the base of the device and supports the exposed surface of the hard mask blank on a plane perpendicular to the axis of the lens system of the device is brought into contact with the surface of the area where the resist layer is not formed, and the hard mask blank is A method for manufacturing a hard mask characterized by flattening and performing electron beam exposure.
JP58164222A 1983-09-08 1983-09-08 Manufacture of hard mask Granted JPS6057624A (en)

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JPS6057624A JPS6057624A (en) 1985-04-03
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2588273Y2 (en) * 1991-07-12 1999-01-06 株式会社小松製作所 Cabin cooling system

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244622A (en) * 1987-03-30 1988-10-12 Nec Corp Manufacture of semiconductor device
JP2753032B2 (en) * 1989-04-13 1998-05-18 株式会社東芝 Method and apparatus for manufacturing mask for manufacturing semiconductor
JPH07169675A (en) * 1993-12-16 1995-07-04 Natl Res Inst For Metals Substrate material for electron beam lithography

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170830U (en) * 1982-05-10 1983-11-15 沖電気工業株式会社 Conductive mechanism between drawing mask holder and mask substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2588273Y2 (en) * 1991-07-12 1999-01-06 株式会社小松製作所 Cabin cooling system

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JPS6057624A (en) 1985-04-03

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