JPH0352045Y2 - - Google Patents
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- Publication number
- JPH0352045Y2 JPH0352045Y2 JP17400186U JP17400186U JPH0352045Y2 JP H0352045 Y2 JPH0352045 Y2 JP H0352045Y2 JP 17400186 U JP17400186 U JP 17400186U JP 17400186 U JP17400186 U JP 17400186U JP H0352045 Y2 JPH0352045 Y2 JP H0352045Y2
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- JP
- Japan
- Prior art keywords
- emphasis
- input terminal
- resistor
- capacitor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000003990 capacitor Substances 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はFM伝送に使用されるエンフアシス回
路のうち送信側で用いられるプリエンフアシス回
路に関する。
路のうち送信側で用いられるプリエンフアシス回
路に関する。
エンフアシス回路はFM伝送における信号対雑
音比の改善のために使用される。一般にエンフア
シス回路の特性はＴマイクロセカンドという表し
方で規定される。また、通信衛星を使用した国際
間通信においては、CCITT勧告（J.17）で規定
されたエンフアシス回路が使用されている。近
年、衛星通信は国際間通信のみならず、地域通信
（国内通信）にも使用されてきており、そのため
に種々のエンフアシス特性に簡単に変更できるこ
とが望まれる。
音比の改善のために使用される。一般にエンフア
シス回路の特性はＴマイクロセカンドという表し
方で規定される。また、通信衛星を使用した国際
間通信においては、CCITT勧告（J.17）で規定
されたエンフアシス回路が使用されている。近
年、衛星通信は国際間通信のみならず、地域通信
（国内通信）にも使用されてきており、そのため
に種々のエンフアシス特性に簡単に変更できるこ
とが望まれる。
従来のこの種の回路例を第２図および第３図に
示す。ここでは３種類のプリエンフアシス特性の
うちの１つを選択して設定することができるもの
を示している。
示す。ここでは３種類のプリエンフアシス特性の
うちの１つを選択して設定することができるもの
を示している。
なお、本明細書では、抵抗やコンデンサの符号
はそのまま抵抗値及び静電容量値を示すものとす
る。
はそのまま抵抗値及び静電容量値を示すものとす
る。
第２図の回路について説明する。
この回路は演算増幅器１０に対して３対の端子
１２と１３，１４と１５，１６と１７を設け、各
端子には抵抗R1，R3，R5及びR7とコンデンサ
C1，C2，C3を接続している。図においてR2は抵
抗、１は入力端子、２は出力端子である。
１２と１３，１４と１５，１６と１７を設け、各
端子には抵抗R1，R3，R5及びR7とコンデンサ
C1，C2，C3を接続している。図においてR2は抵
抗、１は入力端子、２は出力端子である。
この回路では、端子１２，１３間を接続した時
はT1マイクロセカンド、端子１４，１５間の時
はT2マイクロセカンド、端子１６，１７間の時
はCCITT勧告（J.17）のプリエンフアシス特性
が得られる。
はT1マイクロセカンド、端子１４，１５間の時
はT2マイクロセカンド、端子１６，１７間の時
はCCITT勧告（J.17）のプリエンフアシス特性
が得られる。
それぞれのプリエンフアシス回路について、第
４図，第５図により説明する。
４図，第５図により説明する。
第４図の回路は演算増幅器１０、２個の抵抗
R1，R2、およびコンデンサＣで構成されたＴマ
イクロセカンドのプリエンフアシス回路である。
この回路の利得は下式で表される。
R1，R2、およびコンデンサＣで構成されたＴマ
イクロセカンドのプリエンフアシス回路である。
この回路の利得は下式で表される。
Ｇ＝−R2／R1×（１＋jωCR1）
｜Ｇ｜＝R2／R1×√１＋（）2 （Ｔ＝CR1）
クロスオーバー周波数（x）にて｜Ｇ｜＝１で
あるから R1／R2＝√１＋（x）2 （ωx＝2πfx） ∴R1＝R2√１＋（x）2 第５図の回路は演算増幅器１０、３個の抵抗
R2，R5，R7、コンデンサＣで構成されたCCITT
勧告（J.17）により規定された特性を有するプリ
エンフアシス回路である。この回路の利得は下式
で表される。
あるから R1／R2＝√１＋（x）2 （ωx＝2πfx） ∴R1＝R2√１＋（x）2 第５図の回路は演算増幅器１０、３個の抵抗
R2，R5，R7、コンデンサＣで構成されたCCITT
勧告（J.17）により規定された特性を有するプリ
エンフアシス回路である。この回路の利得は下式
で表される。
Ｇ＝−Ｒ／Ｒ×１＋jωC（R5＋R7）／１＋jωCR7
一方、CCITT勧告（J.17）により規定される
プリエンフアシス特性は次式のとおりである。ク
ロスオーバー周波数は1.42KHKzである。
プリエンフアシス特性は次式のとおりである。ク
ロスオーバー周波数は1.42KHKzである。
したがつて、
Ｃ（R5＋R7）＝１／3000
（R5＋R7）R7＝75
R2（R5＋R7）／R5R7＝2.9174
上の３式より、
R5＝2.948×10-4／Ｃ
R2＝9.932×10-5／Ｃ
R7＝3.849×10-5／Ｃ
以上の計算式を第２図に適用すると、各定数は
１つの定数を適当に定めると順次算出できる。例
えば、コンデンサC3の静電容量を決めると、各
定数は以下の式で求めることができる。
１つの定数を適当に定めると順次算出できる。例
えば、コンデンサC3の静電容量を決めると、各
定数は以下の式で求めることができる。
R2＝9.932×10-5／C3
R5＝2.948×10-4／C3
R7＝3.849×10-5／C3
R1＝R2√１＋（x1 1）2
C1＝T1／R1
R3＝R2√１＋（x2 2）2
C1＝T1／R3
これらの式から、各プリエンフアシス回路のク
ロスオーバー周波数における利得を１に揃えるに
は各抵抗の抵抗値はもちろん、各コンデンサの静
電容量もそれぞれ異なつた値に設定する必要があ
る。送信側の変調信号を受信側で忠実に復元させ
るために、プリエンフアシス特性は精度の高いも
のが要求される。必然的にプリエンフアシス回路
を構成する抵抗、コンデンサは高精度のものが要
求される。しかも、各コンデンサの静電容量は互
いに関連するので、それぞれ複数のコンデンサが
必要となる。
ロスオーバー周波数における利得を１に揃えるに
は各抵抗の抵抗値はもちろん、各コンデンサの静
電容量もそれぞれ異なつた値に設定する必要があ
る。送信側の変調信号を受信側で忠実に復元させ
るために、プリエンフアシス特性は精度の高いも
のが要求される。必然的にプリエンフアシス回路
を構成する抵抗、コンデンサは高精度のものが要
求される。しかも、各コンデンサの静電容量は互
いに関連するので、それぞれ複数のコンデンサが
必要となる。
次に第３図の例について説明する。このプリエ
ンフアシス回路は、演算増幅器１０及び信号入力
端子１、信号出力端子２間に夫々接続した抵抗
R1〜R7とコンデンサＣとを切替スイツチ３で切
替て選択的に接続可能に構成したものである。
ンフアシス回路は、演算増幅器１０及び信号入力
端子１、信号出力端子２間に夫々接続した抵抗
R1〜R7とコンデンサＣとを切替スイツチ３で切
替て選択的に接続可能に構成したものである。
このプリエンフアシス回路では、基本となる第
４図並びに第５図のプリエンフアシス回路のコン
デンサの静電容量は一定値に固定し、各抵抗R1
〜R7の抵抗値を切替スイツチ３により変化させ
て、各種のプリエンフアシス特性を得ている。各
抵抗の抵抗値は、コンデンサＣの静電容量を適当
に決めれば以下の式で表される。
４図並びに第５図のプリエンフアシス回路のコン
デンサの静電容量は一定値に固定し、各抵抗R1
〜R7の抵抗値を切替スイツチ３により変化させ
て、各種のプリエンフアシス特性を得ている。各
抵抗の抵抗値は、コンデンサＣの静電容量を適当
に決めれば以下の式で表される。
R1＝T1／Ｃ
R3＝T2／Ｃ
R5＝2.948×10-4／Ｃ
R6＝9.932×10-5／Ｃ
R7＝3.849×10-5／Ｃ
このプリエンフアシス回路は、１個のコンデン
サで実現でき、かつ静電容量を任意に決められ
る。しかしながら、プリエンフアシス特性を変更
するために多連の切替スイツチが必要であり、構
成が複雑である。
サで実現でき、かつ静電容量を任意に決められ
る。しかしながら、プリエンフアシス特性を変更
するために多連の切替スイツチが必要であり、構
成が複雑である。
上述した従来のプリエンフアシス回路は、各種
のプリエンフアシス回路を構成するコンデンサの
静電容量が互いに関連するので高価な精度の高い
コンデンサを多数必要としたり、あるいはコンデ
ンサ１個で各種のプリエンフアシス特性を実現す
るために各プリエンフアシス回路を構成する各抵
抗の抵抗値を変化しなけらばならないため切替が
複雑になるという問題がある。
のプリエンフアシス回路を構成するコンデンサの
静電容量が互いに関連するので高価な精度の高い
コンデンサを多数必要としたり、あるいはコンデ
ンサ１個で各種のプリエンフアシス特性を実現す
るために各プリエンフアシス回路を構成する各抵
抗の抵抗値を変化しなけらばならないため切替が
複雑になるという問題がある。
本考案は容易にプリエンフアシス特性を変更で
き、しかも高価な精度の高いコンデンサの使用数
を減らして安価に構成できるプリエンフアシス回
路を提供することを目的としている。
き、しかも高価な精度の高いコンデンサの使用数
を減らして安価に構成できるプリエンフアシス回
路を提供することを目的としている。
本考案のプリエンフアシス回路は、反転入力端
子を有する演算増幅器と、この反転入力端子と信
号入力端子との間に直列接続した抵抗及びコンデ
ンサと、前記信号入力端子と演算増幅器の出力端
子との間に並列接続したｎ個の抵抗列と、このｎ
個の抵抗列の各中間接続点に設けたｎ個の端子
と、前記演算増幅器の反転入力端子或いは前記抵
抗とコンデンサの接続点に設けたｎ個の端子とを
備え、これらの対をなす各ｎ個の端子を選択的に
相互接続可能に構成している。
子を有する演算増幅器と、この反転入力端子と信
号入力端子との間に直列接続した抵抗及びコンデ
ンサと、前記信号入力端子と演算増幅器の出力端
子との間に並列接続したｎ個の抵抗列と、このｎ
個の抵抗列の各中間接続点に設けたｎ個の端子
と、前記演算増幅器の反転入力端子或いは前記抵
抗とコンデンサの接続点に設けたｎ個の端子とを
備え、これらの対をなす各ｎ個の端子を選択的に
相互接続可能に構成している。
次に、本考案を図面を参照して説明する。
第１図は本考案の一実施例であり、ここでは３
種類のプリエンフアシス特性のうちの１つを選択
して設定することができる例を示している。
種類のプリエンフアシス特性のうちの１つを選択
して設定することができる例を示している。
反転入力端子を有する演算増幅器１０には、こ
の反転入力端子と信号入力端子１との間に抵抗
R7とコンデンサＣを直列状態に接続している。
また、前記信号入力端子１と前記演算増幅器１０
の出力端子２との間には、夫々直列接続した抵抗
R1とR2，R3とR4，R5とR6からなる抵抗列を並列
状態に接続している。そして、これら抵抗列R1
とR2，R3とR4，R5とR6の各中間接続点には夫々
端子１２，１４，１６を接続している。また、前
記演算増幅器１０の反転入力端子及び前記抵抗
R7とコンデンサＣとの接続点に夫々端子１７及
び１３，１５を接続した構成としている。なお、
端子１２と１３，１４と１５，１６と１７は夫々
対をなしている。
の反転入力端子と信号入力端子１との間に抵抗
R7とコンデンサＣを直列状態に接続している。
また、前記信号入力端子１と前記演算増幅器１０
の出力端子２との間には、夫々直列接続した抵抗
R1とR2，R3とR4，R5とR6からなる抵抗列を並列
状態に接続している。そして、これら抵抗列R1
とR2，R3とR4，R5とR6の各中間接続点には夫々
端子１２，１４，１６を接続している。また、前
記演算増幅器１０の反転入力端子及び前記抵抗
R7とコンデンサＣとの接続点に夫々端子１７及
び１３，１５を接続した構成としている。なお、
端子１２と１３，１４と１５，１６と１７は夫々
対をなしている。
この回路によれば、プリエンフアシス特性は前
記各対をなす端子１２〜１７の選択的な相互接続
位置により決定される。
記各対をなす端子１２〜１７の選択的な相互接続
位置により決定される。
即ち、端子１２，１３間を接続した場合、この
回路は抵抗R1，R2，R7とコンデンサＣと演算増
幅器１０とで構成される反転増幅器として動作す
る。反転増幅器の利得G1は次式で表される。す
なわちT1マイクロセカンドのプリエンフアシス
特性を示す。
回路は抵抗R1，R2，R7とコンデンサＣと演算増
幅器１０とで構成される反転増幅器として動作す
る。反転増幅器の利得G1は次式で表される。す
なわちT1マイクロセカンドのプリエンフアシス
特性を示す。
G1＝−R2／R1×（１＋jωCR1）
＝−R2／R1×（１＋jωT1）
｜Ｇ｜＝R2／R1×√１＋（1）2
（T1＝CR1）
クロスオーバー周波数（x1）の時｜G1｜＝１
であるから 端子１４，１５間を接続した時、この回路は抵
抗R3，R4，R7とコンデンサＣと演算増幅器１０
とで構成される反転増幅器として動作する。この
増幅器の利得G2は、次式で表される。
であるから 端子１４，１５間を接続した時、この回路は抵
抗R3，R4，R7とコンデンサＣと演算増幅器１０
とで構成される反転増幅器として動作する。この
増幅器の利得G2は、次式で表される。
G2＝−R4／R3（１＋jωCR3）
｜G2｜＝R4／R3√１＋（2）2
（T2＝CR3）
すなわち、T2マイクロセカンドのプリエンフ
アシス特性を示す。クロスオーバー周波数（x2）
の時｜G2｜＝１であるから ∴R4＝R3／√１＋（ωT2）2 同様にして端子１６，１７間を接続した時の反
転増幅器の利得G3は次式で表される。
アシス特性を示す。クロスオーバー周波数（x2）
の時｜G2｜＝１であるから ∴R4＝R3／√１＋（ωT2）2 同様にして端子１６，１７間を接続した時の反
転増幅器の利得G3は次式で表される。
G3＝−R6／R5×１＋jωC（R5＋R7）／１＋jωCR7
一方、CCITT勧告（J.17）にて規定されるプ
リエンフアシス特性の理論式は下式のとおりであ
る。
リエンフアシス特性の理論式は下式のとおりであ
る。
∴Ｃ（R5＋R7）＝１／3000
（R5＋R7）／R7＝√75
R6（R5＋R7）／R5R7＝2.9174
上の３式より、
R5＝2.948×10-4／Ｃ
R6＝9.932×10-5／Ｃ
R7＝3.849×10-5／Ｃ
抵抗R5，R6，R7の抵抗値を上式のように設定
すればCCITT勧告（J.17）にて規定されるプリ
エンフアシス特性を実現できる。
すればCCITT勧告（J.17）にて規定されるプリ
エンフアシス特性を実現できる。
ここで前記実施例は本考案の一実施例に過ぎ
ず、接続する抵抗列の個数をｎ個とすることによ
りプリエンフアシス特性をｎ種類に切替ることが
できるのは言うまでもない。
ず、接続する抵抗列の個数をｎ個とすることによ
りプリエンフアシス特性をｎ種類に切替ることが
できるのは言うまでもない。
以上説明したように本考案は、反転増幅器とし
て動作する演算増幅器と、その反転入力端子と信
号入力端子との間に直列接続した抵抗及びコンデ
ンサと、信号入力端子と演算増幅器の出力端子と
の間に接続した複数個の抵抗列とを備え、これら
に設けた端子を選択して接続するように構成して
いるので、これらの端子間接続位置を変更するだ
けで容易にプリエンフアシス特性を変更でき、し
かも高価な精度の高いコンデンサの使用数も１個
ですみ、安価に構成できる効果がある。また、コ
ンデンサの静電容量も任意の値を選ぶことができ
る。
て動作する演算増幅器と、その反転入力端子と信
号入力端子との間に直列接続した抵抗及びコンデ
ンサと、信号入力端子と演算増幅器の出力端子と
の間に接続した複数個の抵抗列とを備え、これら
に設けた端子を選択して接続するように構成して
いるので、これらの端子間接続位置を変更するだ
けで容易にプリエンフアシス特性を変更でき、し
かも高価な精度の高いコンデンサの使用数も１個
ですみ、安価に構成できる効果がある。また、コ
ンデンサの静電容量も任意の値を選ぶことができ
る。
第１図は本考案の一実施例の回路図、第２図お
よび第３図は夫々従来の異なる例の回路図、第４
図及び第５図は夫々プリエンフアシス回路の基本
回路図の一例である。 １……入力端子、２……出力端子、１０……演
算増幅器、１２〜１７……端子、R1〜R7……抵
抗、Ｃ，C1〜C3……コンデンサ。
よび第３図は夫々従来の異なる例の回路図、第４
図及び第５図は夫々プリエンフアシス回路の基本
回路図の一例である。 １……入力端子、２……出力端子、１０……演
算増幅器、１２〜１７……端子、R1〜R7……抵
抗、Ｃ，C1〜C3……コンデンサ。
Claims (1)
- 反転入力端子を有する演算増幅器と、この反転
入力端子と信号入力端子との間に直列接続した抵
抗及びコンデンサと、前記信号入力端子と演算増
幅器の出力端子との間に並列接続したｎ個の抵抗
列と、このｎ個の抵抗列の夫々の中間接続点に設
けたｎ個の端子と、前記演算増幅器の反転入力端
子或いは前記抵抗とコンデンサの接続点に設けた
ｎ個の端子とを備え、これら各ｎ個の端子を選択
的に相互接続可能に構成したことを特徴とするプ
リエンフアシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17400186U JPH0352045Y2 (ja) | 1986-11-14 | 1986-11-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17400186U JPH0352045Y2 (ja) | 1986-11-14 | 1986-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381425U JPS6381425U (ja) | 1988-05-28 |
| JPH0352045Y2 true JPH0352045Y2 (ja) | 1991-11-11 |
Family
ID=31111991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17400186U Expired JPH0352045Y2 (ja) | 1986-11-14 | 1986-11-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352045Y2 (ja) |
-
1986
- 1986-11-14 JP JP17400186U patent/JPH0352045Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6381425U (ja) | 1988-05-28 |
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