JPH03502144A - コンピュータ・メモリ・バックアップシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピュータは社会において貴重な役割を果しており、それぞれのユーザのコン ピュータに記憶されているデータの価値かまでます高くなっている現在では、か ようなデータが損失すると、その犠牲は大きい。データ損失の問題は、コンピー タへ人力される各種レベルの電力の低下または損失に敏感な最近のパーソナル・ コンピュータの大多数に、揮発性ランダム俸アクセス・メモリ（ＲＡ−λｆ）が 使用されていることに関係がある。

本発明は、コンビ、−夕の揮発性記憶装置内のデータ火不揮発性記憶装置に格納 する装置を含めて、コンビュ・−タ・システムへ入力される電力が停止された時 、コンピュータの揮発性記憶装置内に格納され１こデータを保全するシステムに 関するものである。

コンピュータは、一般に、コンピュータ・システムに組み込まれた各種の回路、 オペレーティング素子、周辺機器を作動するために必要なりＣ電圧を供給する専 用の電源装置を有している。この電源装置は、通莞、外部のＡＣ電源から駆動さ れる。

ＡＣ電源は、この電源装置によりコンビ、−タへ電力を供給する１つ以上のＤＣ 電圧の出力に変換される。一般に、このコンビーータ電源装置は直接に使用され る電力だけを供給するので、外部ＡＣ電源が停止されるか、ま１こは完全に故障 した場合には、予備の電源を有していない。

外部ＡＣ電源の故障または低下、もしくはコンピュータ専用の内部電源の故障が 発生すると、コンピュータの揮発性記憶装置に格納されているデータが損失する 。

すなわち、コンピュータの揮発性記憶装置は、一般に、アプリケーション・プロ グラムとオーブン・データ・ファイルを格納している。電力が停止すると、この 種のプログラムまたはデータ・ファイルもまた不揮発性記憶装置内に記憶されて いない限り、このデータは失われる。

さらに、多くのパーソナルｅコ；／ピユータ、例工ば、アイ・ビー−エム、パー ソナル・コンピュータとアップル、マ、キント、シュ旧」２、所定の大きさのプ リント回路カード廻組付けらオｔ１ζ周辺機器を差込むためのインターフェイス ・スロットな備えている。これらの周辺機器には、モデム、モニタ拳アダプタ。

追加メモリ・チ、ブ、または追加不揮発性記憶媒体がある。これらの周辺機器の 多くは、コンビ、−夕に使用されている各種のアプリケ・−ジョン拳ソフトウェ アによりプログラムされるプログラム可能な集積回路より成っている。また、こ れらの周辺機器は、”書き込み専用”であるプログラム可能な集積回路より成っ ているものが多い。これは、ソフトウェアがデータをそれらに入力することが出 来るが、データ乞それらに読取ることが出来ることを意味する。Ａ、Ｃ電源の故 障または停止が発生すると、これらのプログラム可能な集積回路内のデータも損 失するか、あるいは、コンピュータが再始動した時に、周辺機器が間違った作動 を行うことになる。

比較的大型のコンピュータ装置では、どのような形でもコンピュータへのＡＣ電 源の停止が発生すると、非常用電源が引続いて直ちに使用することが出来る。こ の設備は、小型の装置あるいはパーソナル・コンピュータでは実用的でない。

他の先行技術のバ、クア、プ・システムが、考案されており、その予備電源は、 コンピュータの電源へのＡＣ入力が停止すると、使用される。一般に、コンピュ ータの電源装置によりコンビ、−夕月の各種低電圧ＤＣ出力に変換するためのコ ンピュータの電源装置へ入力するＡＣ予備電源装置乞備えている。これらのシス テム用予備電源は、一般に、外部装置内のＤＣ−ＡＣコンバータにより変換され るＤＣ予備璽電工り成っている。この予備のＡＣＮ力は、コンピュータの内部電 源装置により１つ以上の低電圧ＤＣ出力へ再変換するために、コンピュータへ入 力さハる。かようにして、最初の予備ＤＣ電源の二重変換が行われる。

この種のシステトの一例として、１コンピユータ電カシステム”に関する米国特 許、４４，７５７，５０５、マ・−リントン他に付与がある。マーリントン、他 は、ＡＣ電源とコンピュータとの開に配置されたフッピユータ用予ａ電源を示し 、ている。予備電源は、ＤＣ電力を予備電池から、この電力をコンピュータへ継 ぐためＡＣＣ電源接続するインバータへ給電する。次に、コンピュータの内部電 源装置は、このＡ、Ｃ電力をコンピュータの内部機器により使用される多重ＤＣ 出力へ再変換する。

マーリントンは、また、コンピュータのソフトウェア命令を提供しており、こハ により、コンピュータは、外部ＡＣ電源が回復すると、コンピュータ内の丁べて のオーブン・データファイルと実行中のオペレージ、ン、及びこのようなオーブ ン・ファイルと作動状態のコンピュータによるその後の検索と再設定を自動的に 保全することが出来る。

同様なシステムの例が、”コンピュータ電力制御システム”に関する米国特許、 Ａ６４，６１１．２８９、コツボラ付与に示されている。コツボラは、ほかの外 部の予備電源の使用について教示しており、その電源では、インバータが使用さ れ、電池から供給されたＤＣ電力をコンピュータに使用されるＡＣ電力へ変換す る。電池の電源は、また、電力予備装置へ接続した１台以上のコンピュータへス ティタスとコマンドのインストラクションを送る中央演算装置へ給電され、１台 あるいは複数のコンピュータは、データの損失を防止するためデータを不運発性 媒体へ送る。また、中央演算装置は、バ、クア、プ操作中にＡＣ主電源と残りの 電池エネルギーを監視する。

コンピュータ・バ、クア、ブ・システムのその他の例に、”電力停止によるコン ビ、−夕内の損失防止用の作業保全システム”に関する米国特許、Ａ６４，７６ ３，３３３、バードに付与がある。バードは、装着された不揮発性記憶装置を有 するコンピ−タに内蔵された制御装置を備え１こコンピュータ・システム用の停 止しない外部電源を教示し、ている。同様に、外部予備電源は、コンピュータの 電源へＡＣ電力を供給するインバータへ接続ｌまたＤＣ電池を有し、ている。

マーリントン、コツボラ、バードはいずれも、予備電源が２回変換されるという 点で、外部ＡＣ入力の停止時に予備電源をコンピュータに供給する低効率な装置 を提供している。すなわち、一度、電池の予’ａＤＣ電源から外部装置でＡＣと なり、次に、ＡＣからコンピュータの内ｓＮ電源装置ＤＣとなる。

さらに、これらのシステムは、コンピュータの内部電源装置の構成機器に故障が 発生し１こ場合には、コンピュータをバックアップする働きをしない。先行技術 のシステムはいずれも、コンピュータの内部電源装置の出力停止以外では、外部 ＡＣ電源装置の故障だけを感知するように構成されている。

その上、上記のシステムは、記憶場所に保管されているデータを引き続いて記憶 することを可能とする１こめに、周辺機器のアドレスのみの書込みを選択し、進 行中のコンビーータの作業？監視する１こめの装置を備えていない。例えば、コ ンピュータに装着されたビデオ・カードが、ビデオ・フォーマ、トーコマンドが 記憶されている揮発性記憶装置内の記憶場所を格納している場合、これは重要で ある。従って、電源故障の時には、記憶場所の読出しに使用出来る装置がないの で、このような記憶場所の内容は、ま１こ、電源故障の場合損失し、上述の先行 技術の装置は、電源故障前の状態にこすｔらの記憶場所を再格納する能力２持っ ていない。

１台のパーソナル・コンピュータ、もしくは、比較的大型装置の端末装置の形で あっても、コンピュータからのデータ損失に対し保全７行うメモリ・バックアッ プ装置と方法を提供することが、本発明の目的である。

電源の故障後に、コンピュータの再始動中に周辺機器のアドレスにデータを再ロ ードすることに１史用するため、プログラム可能で、書込み専用の記憶装置を有 する周辺機器のアドレス及び関連アドレス乞選択し、作業中にこれらのアドレス に書込まれたデータをコンビーータにより記録する装置を提供することは、本発 明のその他の目的である。

バ、クア、プの間、予備のＤＣ電力をいくつかの周辺機器に供給する装置を提供 することは、本発明の他の目的である。

現存のコンピュータに完全に取付けられる機器に本発明の目的を具現することは 、本発明の他の目的である。

コンピュータの電源に内蔵される機器を有することは、本発明の他の目的である 。

パーソナル・コンピュータの標準アトインプリント回路カードに装着される機器 を有することは、本発明の他の目的である。

コンピュータから離れて外部に配置され１こ予備電源装置前官するほかに、コン ピュータ自体の物理的範囲に配置された器具のラム・バ、クア、プ、電力故障、 バ、クアップ制御の検知部を有することは１本発明の他の目的である。

予備ＤＣ電源装置をコンピュータの内部電源装置に接続する必要がな（、予備Ｄ Ｃ電源がコンビ、−夕の内部機器へ直接に供給されるコンピュータ・メモリ・バ 、クア、ゾ・システムを提供することは、本発明の他の目的である。

コンピュータの内部電源のＤＣ出力線の故障を検知し、応答する装置を提供する ことは、本発明の他の目的である。

発明の要約 本発明は、コンピュータ内の揮発性メモリの内容を支援てるバ、クア、ブ・シス テムより成っており、このコンピュータは、また、外部のＡＣ電力乞、コンピュ ータ、不揮発性メモリ機器。

中央演算装置が必要とする１つ以上のＤＣ電圧レベルに変換する主電源を有し、 複数の他の内部機器を備えている。バ、クア、ブ・システムは、１個以上の電池 より適切に構成されている予備ＤＣ電源と、１つ以上のコンビ、−夕電源のＤＣ 出力レベルを監視するかまたはコンピュータの電源に給電する外部０り電源を直 接に監視することにより、前記構成機器に供給された所定の最低レベル以下の電 力の低下を検知する装置とより成っている。この検知装置は、出力レベルの低下 に応答して最初の信号ビ送る装置と、前記の最初の信号に応答して前記予備ＤＣ 電源乞コンピュータの構成機器へ接続する装置とより構成されている。本発明に より、予備ＤＣ電源は、コンピュータの主電源装置乞通過して接続せずに、ＤＣ Ｗ力をコンビーータの構成機器へ直接に供給するか、あるいは、１つ以上の希望 される数レベルのＤＣ電圧１（変換する１こめ、ＤＣ電圧入力をコンピュータの 電源装置へ供給する。

本装置は、そのほかに、前記の最初の信号シて応答して、コンピュータの不揮発 性記憶装置内のオーブン・データ・ファイルより成るコンピュータの揮発性ラン ダム・アクセス・メモリ（ラム）の内容を格納するよう中央演算装置へ指令する 命令装置を備えている。この命令装置は、＝！１こ、前記中央演算装置に指令し て、第２の信号前送り、このバックア、ブ記憶が完了したことを表示させる装置 と、前記第２の信号に応答して、予備ＤＣ電源をコンピュータから切り離す装置 と？有している。命令装置は、前記最初の信号に応答して、中央演算装置による バ、クアップ記憶？自由に遅延さセる装置を選択して何することが出来る。前記 可変遅延オプンヨンは、そのほかに、所定の時間中にコンビーータ構成機器へ電 源の接続、及び主電源の回復を告げる信号に応答して予備ＤＣ電源の切り離しを も行う。

本発明の他の面では、データ・バス、アドレス・バス、前記アドレスとデータの バスを経由して前記コンピュータの中央演算装置へ接続した複数の周辺機器とを 有するコンビーータに関して、前記データとアドレスのバスに接続した識別装置 がある。

識別装置は、書込み専用アクセスがコンピュータに使用されるアドレス・バス内 の１つ以上の所定の周辺機器のポート・アドレスを検知する装置を有している。

さらに、識別装置は、検知装置に応答して、データ・バスに出現しかつ検知アド レスにコンビ、−夕により格納されつつある検知アドレスと関連データを格納す るための記録装置を備えている。識別装置は、そのほかに、電力損失を検知する と、検知したアドレスと、不揮発性メモリ内の各前記アドレスに関連し１こデー タをいずれも格納し、前記コンピュータの構成機器への主電源の人力が回復した ことを告げる信号に応答して、前記の格納されたアドレスと関連したデータを検 索し、格納されたデータを所定の周辺機器のアドレスに再ロードするための装置 を有している。

図面の簡単な説明 第１図は、代表的コンピュータと関連のある内部構成機器を示す。

第２Ａ図、第２Ｃ図、第２Ｄ図は、本発明によるコンピュータ・メモリ・バ、り ”ア、ブ・システムの各種実施態様の講成図である。

第２Ａ図は、内部アトイン・スロット・カードに取付けられた実施態様に示され 六二基本的コンピュータ・バックアップ・システムの構成図である。

第２Ｂ図は、予備ＤＣ電源がコンビーータの内部電源装置に組み込■べ、コンピ ュータ・メモリーバ、クア、プ・システムの構成図である。

第２Ｃ図は、外部予備電池が、コンピュータの内部に取り付ケラレバ、クア、プ ・システム用制御機器を有するコントロールの外部装置であるコンピュータ・メ モリ・バックアップ・システムの構成図でキ）る。

ｍ２Ｄ図は、内部アドインースロ、ト・カードに取り付けらＴ１．、識別回路の 改良品を有するコンピュータ・メモリ・バ、クア、プ・システムの構成図である 。

第３図は、ホスト・フンピユータにコンピュータ・メモリ・バ、クア、グ機能を アクセスし、制御させるために使用される本発明による、制御論理のハードウェ ア・アドレス回路部分の論理図である。

第４図は、本発明により、コンピュータの電源のＤＣ出力の故障を感知し２、メ モリ・バ、クア、プ機能を制御する１こめに使用される制御論理回路の論理図で ある。

第５図は、予備ＤＣ電源をコンピュータ構成機器に接続するコンピューターメモ リ・バックアップ自システムの好適な実施態様に使用されたスイッチング装置の 概略図である。

第６図は、本発明による識別回路の論理図である。

第７図は、コンビ、−夕の正常な動作中の第６図の識別回路の動作を説明する流 れ図である。

第８図は、コンピュータへの入力電力の損失の場合、第６図の識別回路の動作を 説明する流れ図である。

第９図は、本発明妬よる回路の制御装置を充電する予備電池の概略図である。

発明の詳細な説明 図面に関１−１本発明が以降に説明されている。

第１図は、マザー・ボード１２．電源２０．フロ、ビー・ディスク・ドライブ１ ４とハード・ディスク・ドライブ１６とより成る２つのタイプの不揮発性記憶媒 体１５より構成されている一般的コンピュータ１０を示て。図面は、標準サイズ のアトイン装置のカード２５が差込まれる多数の標準アトイン・フロ、トも示し ている。スロットにより、上記の標準サイズのアトイン・カードに装着されるよ うに構成されたモデム、ビデオ・モニタ・コントローラ・カド、ま１こは追加さ れる不揮発性記憶媒体のような周辺機器を容易に取り付けることが出来る。

第２Ａ図は、本発明の好適な実施態様の構成図である。第２Ａ図は、組み込まれ １こマザー・ボード１２．［源２０．不揮発性記憶媒体１２を備えたコンピュー タ１０を示す。マザー・ボード１２は、一般Ｋ、中央演算装置１１と揮発性ラム １３より成って（・る。ほかに、周辺機器２４．コンピュータ・データ拳バス２ ６．コンビ一一タ・アドレス・バスも示されている。データ・バス２６とアドレ ス−バス２８は、コンピューターシステムの名種構成機器と接続している。

第２Ａ図は、ま１こ、第１図に示されているような単一のアトイン・スロット・ カードに実施さハ１こ本発明の装置を示している。コンピュータ働メモリ・バ、 クア、〕・システムは、コンピュータ自身の内部電源２０の＋１２Ｖと＋５■の 出力を監視する制御論理回路３０とより成っている。コンピュータの電源は一般 に、示されているように、−１２Ｖと一５■の出力も供給しており、本発明は、 これらの出力は制御論理回路３０に監視されるものでもある。コンビーータの電 源のなかには、制御論理回路３０にも接続される“電源状態信号”（ＰＷＧ）２ １を送ることも出来るものもある。ＰＷＧ２１は、ＤＣ電源の出力が不満足であ る場合、動作乞停止するためにコンピュータにより使用される。制御論理回路３ ０は、また、データ・バス２６゜アドレス・バス２８．及び１つ以上のコントロ ール線３５’ｅ経由してスイッチング装置４０へ接続している。スイッチング装 ｆｔ４０は、好適には１個以上の予備電池より成るバ、クア、プ電池装置へ電力 線５１を経由ｌ−て接続し、さらに、コンピュータの電源２０の１２Ｖと５ｖの 出力端子：Ｃも接続１−ている。

動作状咋で、ｆ！＋ｌｔ　＠論理回路６０は、コンピュータ電源２０の出力状態 が良好な１２Ｖと５■の出力を監視する。１つ以上の電源２０の出力電圧が故障 するか、ま１こはある所定レベル以下に低下した場合には、制御論理回路６０が 働いて、スイッチング装置４０は、コンピュータ１０に電力を供給する１こめ、 予備電池５０をシステムへ接続する。制御論理回路３０は、また、信号をデータ ・バス２６を経由してコンピュータの揮発性ラム１３に常駐しているソフトウェ アへ送り、その後、揮発性ラムの全内容は不揮発性メモリ１５内↓（保管され、 オーブン・ファ・イルをすべて閉じる。

制御論理回路３０は、揮発性ラム１３を保管している間、及びすべてのオーブン ・ファイルを閉じ前に、電源２０を監視を継続する。電源２０の出力レベルが、 所定時間以内に満足されるレベルへ復滞すると、予備電池５０は給電を停止し、 すべてのオーブン・ファイルは開かれる。言い換えると、コンピュータ自身の電 源２０により供給される正常な電力が、本発明によるソフトウェアのバ、クア、 プ手順が進行している期間中に回復したならば、コンピュータは、割り込みや再 始動の必要も殆んどなく、正常な動作を継続することが出来る。後者の動作は、 すべてのオーブン・ファイルがすでに閉じられているならば、必要であろう。か ようにして、このような場合、ユーザは、電源の故障が発生しムコ時点から、引 き続いて適確に進行することが出来る。

本発明によれば、コンピュータに長時間給電する必要のないシステムを有するの で、予備電池５０の大きさは最小限に小さくなる。

電池装置５０の容量は、データ損失あるいはソフトウェアの損傷が回避されるよ うに、システムのソフトウェアが動作を停止することが出来る時間だけ、コンピ ュータに給電するに十分であるべきである。従って、予ｇＮＮ池５０は、１個以 上の小型の電池で構成することが出来る。かようにして、本装置の）・−ドウエ アは、一般の１８Ｍパーソナル・コンピュータ、あるいは同類装置内の標準スロ ットに装着されるフルサイズ、またはハーフサイズのＩＢＭカードに配置するこ とが出来る。

予備電池５０は、再充電が可能な電池より構成することも出来る。スイッチング 回路４０は、コンピュータを源２０のＤｃ出力端子の１つから、予備電池５０を 連続的に、ソフトウェアにより制御して充電することが出来る。

予備電池５０は、また、半分の高さのフロ、ピ・ディスク・ドライブと同じ物理 的大きさであるように設計することも出来る。パーソナル・コンピュータの多く は、半分の高さのディスク・ドライブが追加して取り付けられるだけの空間を有 している。従って、予ｇＮ電池はこの空間に取り付けられ、本発明によって、装 置２５が取り付けられているアトイン・スロット・カード（でより空間を残すか 、あるいは、装置２５がすべて前記ディスク・ドライブの空間に取り付けられる ならば、コンピュータ１０内のこのスロットな自由に便用することが出来る。

そのほかに、ソフトウェアは、制御論理回路３０がらの出力信号が発生する時点 と、メモリ・バ、クア、プ機能が本発明により開始する時点との間に遅れを設定 する。この方法では、一般に“ドロ、ブ・アウト”として知られている短時間持 続の外部ＡＣ電源の割り込みによっては、コンピューターバ、クア。

プ・システムはラムの記憶を開始しない。従って、ユーザは割り込みもな（装置 を継続して使用することが出来る。“ドロ。

プ・アウト”の間、予備電池５０は、ソフトウェアによって決定された通り、選 択した時間だけ電力をコンピュータ・システムへ送る。この遅延期間が終了し、 ′ドロ、グーアウト”がなおも発生しているならば、ソフトウェアは、揮発性メ モリ１３に格納されているデータを不揮発性記憶装置１５へ転送し、パ、クア、 ブを始める。もしも、電源がこの遅延期間の終了前に回復したならば、予備電池 は接続を解除し、電源２０は、制御論理回路３０とスイッチング装置４０とによ り再接続する。

第２Ｂ図は、第２Ａ図に開示された発明の他の実施例を示しており、その例では 、予備電池５０とスイッチング装置４０とは、コンピュータ１０の内部電源２０ の一部として構成されている。これらの装置は、予備のＡＣＣ電源信号全発生、 ビデオ・モニタのような外部周辺機器へこの発生したＡＣ電源信号へ接続するた めに備えられている。第２Ｂ図は、より詳細に示されているコンピュータの電源 ２０を除いて、第２Ａ図に示されている通りのコンピュータ１０とその関連構成 機器を示している。この普通のコンピュータＤＣ電源２０は、一般に、ノイズ・ フィルタと、外部ＡＣを一般的方法で高圧ＤＣ出力へ変換するＡＣ−ＤＣコンバ ータ３３とを備えている。このコンバータは通常のＤＣ−ＤＣスイッチング調整 器６１へ給電し、高圧ＤＣ出力をコンピュータの１０個の構成機器により使用さ れる調整された＋１２Ｖと＋５ｖの出力に変換する。ＡＣ−ＤＣコンバータ３３ は出力はスイッチ４７を経てＤＣ−ＤＣスイ、チング調整器３６へ接続する。

予備電池５０は、一般に、低圧ＤＣ出力を供給する。従って、予備電池５０は、 ］）Ｃ、、−Ｄ　Ｃコンバータ￥経由して、調整器５１に接続することが好適で ある。コンバータ６９は、コンピュータ１０へ調整された電圧出力を供給する場 合、電池から供給された低圧ＤＣを、ＤＣ−ＤＣスイ、テング調整器３１により 使用される高圧ＤＣ出力に変換する。予備電池５０はＤＣ−ＤＣコンバータ３９ を経由して、制御論理回路６０の制御の下でスイ。

チ４７によりＤＣ−ＤＣスイ、チング調整器６１に接続する。

低出力ＤＣ−ＡＣコンバータ３７が、コンバータ３９の高圧■出力を変換し、周 辺機器に給電するＡＣ出力の信号を送る１こめに備えられている。このＡ、Ｃ出 力信号は、制御論理回路３０の制御の下で、スイッチ４９を経由して、選択的に 出力する。このようにして、スイッチ４９は、外部ＡＣ電源から、ＡＣ出力信号 により給電されるすべての他の機器のモニタへの接続回路乞バイパスてる。その 他に、一般的維持充電装置６６が、コンピュータ１０の通常の動作中に、低圧Ｄ Ｃ電池５０乞充電するために装備されている。好適な動作として、維持充電装置 は外部Ａ　Ｃ’を源から電流を入力し、外部ＡＣがコンピュータ１０−＼接続し ている間だけ作動する。

本発明の予備ＩＩ源の回路が正常１（動作している場合、電源の内部回路の故障 、あるいはコンピュータへの外部ＡＣ電源の入力の故障が発生すると、制御論理 回路３０がスイッチ４７を作動させて、低圧ＤＣ［池５０をコンバータ３９経由 でスイッチング調整器６１に接続し、コンピュータ１０の構成機器に給電する。

ＤＣ−ＤＣコンバータ３９の出力が、ＡＣ予備電源信号の発生の１こめに、ＤＣ −ＡＣコンバータ３７−＼接続される。制御論理回路６０が選択して、外部周辺 機器の便用の１こめに、ＤＣ−Ａ、Ｃコンバータろ７をスイッチ４７を経て外部 ＡＣ’の出力端子へ接続する。

第２Ｃ図に示されているように、本発明によるもう１つの実施例において、コン ピュータ・メモリψバ、クア、ブ書システムでは、予備電池５０は、この外部予 備電池をスイッチング装置４０へ接続する電源線５１を有し、コンピュータ１０ の外部に配置されている。本発明の構成では、１個の比較的大きい容量の予備電 池、あるいは数個の電池乞使用することが可能であるが、さらに電池をコンピュ ータ自身の電源のＤＣ出力から再光電することが可能である。このような実施例 では、電池の再充電は、予備電池５０に接続した別個の外部充電器６６を使用し て行うことも出来る。かような別個の外部充電器は、予備電池を外部ＡＣから入 力して充電するＡＣ−ＤＣコンバータであることが好適である。

第２Ｃ図は、また、第２Ｂ図に示された実施例と似ており、装置はＡＣ出力を発 生し、これをモニタのような周辺機器沈供給するために備えられ１いる。第２Ｃ 図において、電池とＤＣ−ＡＣコンバータは、前記コンピュータ１０の外部に配 置されている。

第２Ｃ区は、内部の°アドオン・カード２５に配置された制御論理回路３０とス イッチング装置４０と２示している。第２Ｃ図はシステムの外部予備電池の部分 ？４５に示してもいる。外部ＡＣ電源は、予備電池部４５を経由してコンピュー タ１０と電源２０とに接続している。外部予備電池部４５は、普通の電池推持充 電器６６、第２スイッチング制御器４２．低出力ＤＣ−ＡＣコンパ・−夕４１よ り構越されている。

外部ＡＣ１を源は、維持充電器３６へ、接続している。維持充電器の出力は、外 部予備電池５０へ接続してい７）。外部予ＩＩＲ電池の出力は、予備ＡＣ電源を 作動するＤＣ−ＡＣコンバータ４１−接続１〜ている。予備ＡＣ電源は、スイッ チング制御器４２とスィ、チ４３との出力制御の下で、電力を発生する。カード ２５に置かれた制御論理回路３０から伸長した外部コントロール線５３は、電源 ２０の電源故障が検知されると、作動して、スイ、チング制御器４２を制御する 。

正常な動作状態では、外部ＡＣ電源は電源２０に接続しており、電源２０は、コ ンピュータにより使用される低圧ＤＣ出力を供給する。そのほかに、維持充電器 ３６は、外部電池５０を光電する。制御論理回路６０により電源の故障が検知さ れると、制御論理回路は外部コントロール線に信号を送り、これにより、スイッ チング制御器４２はＤＣ−ＡＣコンバータ４１を作動し、スイッチ４６に命令し てＤＣ−ＡＣコンバータ４１の出力を外部モニタあるいはこれに類するものへ接 続する。外部電池５０の出力端子から、ＤＣ−ＡＣコンバータ４１にＤＣ電圧が 送られる。

さらに、外部電池５０は、制御論理回路６００制彌の下でスイ、チング装置４０ と接続しており、コンピュータ１０の構成機器へ支援電力を直接送る。

第２Ｄ図は、本発明の装置のほかの実施例を示しており、この実施例では、予め 選択された周辺機器２４のボートのアドレスとその関連データが、コンピュータ ・システム１０がデータをこのボート・アドレスへアウトプットする時に、検知 され、言己録される。

制御論理回路３０．スイッチング装置４０．予備電池５０が拡張アトイン働スロ 、ト・カードに取り付けられている第２Ａ図に示されているように、実質的に配 置されたコンピータ１０の構成機器と発明の要素に関し、第２Ｄ図の実施例は図 示の目的について説明している。第２Ｂ図と第２Ｃ図に示された実施例への適用 を含めた本実施例の他の装置は、本発明の範囲を逸脱するものではない。

第２Ｄ図に見られるように、拡張スロット・カード２５は、そのほかに、３個の ２ＫＸ８　スタテイ、り・ラム（Ｓｔａｔ　ｉｃ　ＲＡＭ　。

ＳＲＡＭ）６０．６２．６４　、ゲート６６、カウンタ６８より成る周辺アドレ ス／データ識別回路５５を有している。ＳＲＡＭ　はコンピュータ１０のデータ ・バスに接続している。デコーダＳＲＡＭ６０はコンピュータ１０のアドレス・ バスに接続している。Ｓ　Ｒ／ｄ、ｆ　６２は、内部データ・バス６５を経て、 デコーダＳＲＡＭ６０とゲート６６へ接続している。ＳＲＡＭ６０と６２は、ま た、コントロール線６５を経てカウンタ６８へ接続している。

第２グループの制御論理回路３０の出力側であるコントロール線６７は、ｓＲＡ Ｍ６ｏ、　６２．６４．　　カウンタ６８．ゲート６６とに共通に接続している 。この回路の動作は、第６図、第７図。

第８図に関して、ここで説明されている。

第６図は、本発明により、制御と情報伝達をコンピュータに行うための、制御論 理回路５０内のアドレス指定回路の好適な実施例の説明図である。第６図の回路 によって、ユーザは、ディップ（ＤＩＰ）スイッチ１６０内のスイッチ１６０〜 １６８の数を、コンピュータ製作者が指定し１こデフォルト・アドレスの範囲内 ですべてのアドレスを表す構成に手動で選定てることにより、第２Ａ図に示され ているように、カード２５の周辺機器アドレス？定義することが出来る。例えば 、ＩＢＭノく−ソナル・コンピュータは、デフォルト・アドレスの数を３００〜 ３６０の範囲に指定しており、その数はすべて周辺機器により使用可能である。

第３図は、アドレス・デコーダ１７０に接続したホスト・コンピュータ・アドレ ス・バス２８乞示す。ディ、ブ・スイッチ１６０はアドレス・デコーダ１７０に も接続している。

アドレス・デコーダ１７０は、ＲＡＭ作動信号（Ｔ（ＡＭ　ｅｎａｂｌｅｓｉｇ ｎａｌ、　　ま１こはＲ１心ｆＥＮ　ｓｉｇｎａｌ）’ｔも発生する次の回路に より選択される。３つのＮＯＲゲート１７１，１７２．１７４はアドレス・バス ２８に接続している。アドレス・バス・ラインＡ１７もま１こ、インバータ１７ ６を経てＮＡＮＤゲート１７８に接続している。ＮＯＲゲート１７１と１７２と の出力信号は、さらにＮ　Ａ　Ｎ　Ｄゲート１７８へ入力される。Ｎ　Ａ　Ｎ　 Ｄゲート１７８の出力信号は、以降に説明されているように、操作変数の制御に 使用されるＲＡＭＥＮ信号より成っている。

ＮＯＲゲート＋７１．１７２．　　及び１７４への出力信号は、ＮＡ”ＪＤゲー ト１７９−＼接続している。ＮＡＮＤゲート１７９の出力信号により、ゲート信 号がアドレス・デコーダ１７０で働く。ＮＡＮＤゲート１７９から出力された低 信号は、コンピュータ製作者により定義され１こデフォルト・アドレスの１つが アドレス・バスにアクセスされていることを示している。凡Ｃの１７９からの出 力信号によって、そのほかに、アドレス・デコーダ１７０は、アドレス・バス２ ８のインプット・アドレスをＤＩＰスイ、チ１６０のセツティングと比較するこ とが出来る。

アドレスが一致すると、信号がライン１８０にアウトプットされる。

アドレス・デコーダ１７０のアウトプット信号１８０は、ＯＲゲート１８１と１ ８２とへの入力信号より成っている。ＯＲゲート１８１と１８２とへの第２の入 力信号は、ＯＲゲート１８３と１８４との出力信号より、それぞれ構成されてい る。インプット／アウトプット信号ＩＯＷとＩＯＲはＯＲゲート１８５と１８４ へ接続している。その他のＯＲゲート１８６と１８４の２つの入力信号は、シス テム・コントロール・ラインＡＥＮへ接続してい％ＡＥＮラインは、“真”のＩ Ｏ倍信号して使用さｎているＩＯＷとＩＯＲとのスティタスを区別し、これらの ラインが最新のシステム・ダイナミ、り・メモリへ使用されている時に、１８３ と１８４との出力信号は、“真”のボート・インブ、ト／アウトブ、）　（ＩＯ ）信号を起て。ＯＲゲート１８乙の出力信号は、また、ボート−アドレスがコン ピュータにより書き込まれていることをＳＲＡＭ６０へ示すために使用されてい る“ボート書き込み”（ｐｏｒｔ　ｗｒｉｔｅ、　ＰＯＲＴＷＲ）信号より成っ ている。ＯＲゲート１８１と１８２との出力信号は、デコーダ１９０と１９２の 実行可能な入力端子にそれぞれ接続している。デコーダ１９０と１９２の選択入 力端子は、アドレス・ノくス２８、つまりアドレス拳ラインＡＯとＡ１に接続し ている。

デコーダ１９０と１９２との出力信号は、書き込み制御信号と読み出し制御信号 よりそれぞれ構成されており、これらは、制御論理回路３０の残部、ＳＲＡＭ６ ０．６２．６４とゲート６６のインプットとアウトプットな制御する１こめにシ ステムにより使用される。

動作中に、ユーザは、コンピュータの製作者により指定され１こ選択デフォルト ・アドレスとすべて相互関係のあるＤＩＰスィ、チ１６０にＤＩＰスイッチ拳ア ドアドレス義する。そのほかＫ、ユーザはこのアドレスをバ、り・アップ・ソフ トウェアに指定する。従って、ソフトウェアがコンピュータ・メモリ・バックア ップ・システムのアクセスに関係がある場合、ソフトウェアはプログラムさ、＋ Ｌ１こアドレスをアクセスし、これにより、信号乞ライン１８０に送り、読み出 し信号ＡＲＯ〜ＡＲ３、ま１こは書き込み信号ＡＷＯ〜ＡＷ３を発生する。

再度、第３図に関して、ＯＲゲート１８３と１８４との出力信号は、アドレス・ デコーダ１７０の出力信号によって論理和演Ｘされる。動作中に、アウトプット がＯＲゲート１８１ま１こは１８２に存在する場合、アウトプットは、ポートの 読み出しくＯＲゲート１８２の場合）ま１こはボート書き込み（ＯＲゲート１８ １の場合）が前述のようにＤＩＰスイ、チにセットされ１こ正しいポート・アド レスに要求さｔｔｌこことを示している低信号の出力信号を発生する。ＯＲゲー ト１８３の出力信号は、アドレスに関係なく能動的眞なる信号である信号ＰＯＲ ＴＷＲ（ボート書き込み、低能動）を発生する。この少なくとも２つの重要なア ドレス・うづンＡＯとＡ１はアドレス・デコーダ１７０人力信号に含まれていな い。これらのアドレス・ラインは、ＯＲゲート１８１と１８２と（Ｃより発生し １こ実行可能な信号と結合して、デコーダ１９０と１９２へ接続する。かように して、回路は、少な（とも２つの重要なアドレス・ラインＡＯとＡｉｄ使用して 、４つのボート書き込みアドレスと４つのボート読み出しアドレスのオプション を与え、デコーダ１９０と１９１を制御する。

第４図は、本発明により、電源２０のＤＣ出力の故障を感知し、メモリ・バ、ク ア、ブ機能を制御するために使用される制御論理回路３０の概略図である。第４ 図は、ＰＷＧ信号２１及びコンピュータ自身の電源２０の１２Ｖと５ｖのＤＣ出 力を示す。コンピュータ電源の１２■と５ｖの出力は、コンパレータ７０と７２ の転換入力端子へそれぞれ入力される。コンパレータ７０の不転換入力端子は１ ２Ｖの基准電圧であり、コンパレータ７２の不転換入力端子は５Ｖ基単電圧であ る。動作中では、コンパレータ７０と７２の出力は、コンピュータ電源２０から の＋２Ｖま１こは５Ｖの出力が、コンパレータ７０と７２の各基単電圧より低下 するまで、高（維持される。同様に、ＰＷＧ信号の出力もまた、電源からの入力 の故障が発生しなければ、高い。コンパレータ７０と７２の出力及びＰＷＧ信号 は、３入力端子ＮＡＮＤゲート８０に接続している。

データ・バス２６は、う、チ・レジスタ７５と６状態バ、ファ７７とに接続して いる。う、チ・レジスタ７５の出力信号は、制御論理回路６０と識別回路５５と を適切に作動させるために使用される制御信号より成っている。これらの信号に は、カード・イネイブル（ＣＡＲＤ　ＥＮＡＢＬＥ）信号９０、カード・リセ、 ト（ＣＡＲＤ　　ＲＥＳＥＴ）　　信号９２、チャージ−イネイブル（ＣＨＡＲ ＧＥ　ＥＮＡＢＬＥ）信号９４がある。

カード・イネイブル信号は、ＮＡＮＤゲート８０の出力信号と共にＮＡＮＤゲー ト８２へ入力される。ＮＡＮＤゲート８２の出力信号は、交差接続し１こＮＡＮ Ｄゲート８４と８６より成る単体のう、チ回路８５へ人力される。カード・リセ ット信号９２は、う、テ回路８５へ入力されるもう１つの信号より成っている。

う、チ回路８５の転換された出力信号は、Ｎ　Ａ　Ｎ　Ｄゲート８８の入力端子 へ接続する。Ｎ　Ａ　Ｎ　Ｄゲート８８へ入力した第２の入力信号は、制御信号 チャージ・イネイブルである。

ラッチ・レジスタ７５は、ま１こ、ほかの５つの制御信号を送り出す。すなわち 、ＡＤＣ，バッテリー・セレクト（ＢＡＴＴＥＲＹＳＩシＬＥＣＴ）、プログラ ム・イネイブル（ＰＲＯＧ腸ｆ　ＥＮ届ＬＥ）　。

ＣＮＴＣＬＲ，リード・イネイブル（ＲＥＡＤ　　ＥＮＡＢＬＥ）であり、こ扛 らの機能は、本発明の他の点に関して以降に説明されるであろう。

バッファ７７は、電源良好信号２１、コンパレータ７０と７２の出力信号、及び 第９図（で説明されているアナログ／デジタル・コンバータからのバッテリとＥ ＯＣ信号のコンピュータ・データ・バス２６に選択的信号の出力を行わしめる。

従って、バッファ７７によって、本発明のメモリ・バックアップ・システムのソ フトウェアの部分は、正常な作動中に、システムのハードウェアからの制御信号 を監視し、これＫより、電源の故障を検知し、揮発性ＲＡ　Ｍとオープン・デー タ・ファイルを不揮発性メモリ内に格納するための、コンピュータ・メモリ・バ ックアップの一連のソフトウェアの命令を開始することが出来る。

すなわち、ＰＷＧ信号２１とコンパレータ７０まだは７２の出力信号が低下する と、これは、コンピュータ内のソフトウェアにより検知さ扛、一連の支援が、そ れ釦応答して開始される。

動作中に、カード・イネイブル信号９０は、かなり能動的で、ＮＡＮＤゲート８ ２を通して作用して、コンパレータ７０と７２を作動させ、う、チ回路８５から の出力信号としてバ、クア。

ブ（ＢＡＣＫ−ＵＰ）信号を発生することによりシステムのバックアップを開始 する。カード・イネイブル信号９０が低（、システムが初期化されると、カード ・リセット信号９２は、バックアップ信号の出力が不活性化されることを確実に するためにあまり能動的でない。バックアップ信号がコンパレータ７０１７．− は７２、あるいは、ＰＷＧ信号２１の低出力により始動した後、カード・リセッ ト信号は直ちに低（なり、う、チ回路８５とバックアップ信号９６ｔリセ、トす る。

チャージ・イネイブル信号９４は非常に能動的であり、これにより、ソフトウェ アはシステムの電池の充電サイクルを制御するごとが出来る。電池の充１パター ンを決定するために、その手段がハードウェアとソフトウェアに設定されている 。充電パターンが決定されると、ソフトウェアは、チャージ・イネイブル信号９ ４を制御し、従ってＮ　Ａ、Ｎ　Ｄゲート８８乞介してチャージ信号９８を制御 することが出来る。チャージ信号９８は、不支援状態にあるう、子回路８５０機 能として、スイッチング装置４０内の維持充電回路を作動可能にして始動するた めに使用される。すなわち、チャージ信号９８はバックアップ信号９乙に相対す るう、チ回路８５の出力ラインであり、バックアップ信号９６が能動的であると 、決して活性化しない。

バックアップ信号９６はスイッチング装置４０を制御して、バックアップ電池５ ０をコンピュータ内の十５ｖと＋ｉ２Ｖの電源線へ接続する。本発明の装置がコ ンビーータ月内部拡張スロ、ト・カードに装着されている第２Ａ図に示されてい るように、第５図は、好適な実施例において、予備電池５ｏの充電と接続とを制 御するスイッチング回路４ｏを示す。第５図は、２個の比較的小型の低電圧ＤＣ 電池１０１と１０３より成る予備電池５０を示している。制御論理回路３０から 送られたバックアップ信号９６とチャージ信号９８は、第２Ａ図に示されていル ：＋ン）　ｏ−ル＠３５より成っている。コンピュータの電源２０から送られｙ 、＝＋２ｖの電力は、レジスタ１２０とスイッチ１１０を経て電池１０１へ接続 している。電池１０１の負の端子は、スイッチ１１６を経て接地に接続している 。コンピュータ電源２０も一！１こ、抵抗１２２とスイッチ１１２を経由して、 電池１０３の正の端子へ接続し、電池１０ろの負の端子は接地している。

充電モードの場合、チャージ信号は高く、スイッチ１１０゜１１２．１１６を作 動して、抵抗１２０と１２２を通る電流の流れが形成され、電池１０１と１０３ へ充電々流が流れる。バ。

クアップ９乙の信号はこの時点では低いので、電圧調整器１２４と１２６はオフ となり、スイッチ１１４は開放される。従って、電池１０１と１０６は充電され る。

バ、クア、ブ・モードの場合、バックアップ信号９６は高く（充電電流は低い） 、スイッチ１１４を閉じ、電圧調整器１２４と１２６とは作動して、バ、クア、 プ作業中これらの構成機器へ給電する１こめ、１２Ｖと５ｖにおいてそれぞれ出 力電圧を発生する。

第６図は、上記の第２Ｄ図に示され１こ改良品の構成図である。

第６図は、正常に作動中のシステムに使用される選択された周辺機器のボート・ アドレスに書き込まれたデータを監視し、システムの作動中に選択されたアドレ スへ書き込まれたデータを格納し、コンピュータの作動停止ま１こは電源の故障 が発生した場合アドレスへ書き込まれた選択データを呼び出す手段を設けるため の装置を開示している。

第６図は、６個のスタテイ、り・ラムＣ８ＲＡＭ＞６０．６２゜６４を示してい る。ＳＲＡＭ６０はコンピュータ１０のアドレス・バス２８へ接続している。Ｓ ＲＡＭ６０からのデータ・入力／出力（工０）ラインは、内部データ・バス６５ を経由してＳＲＡＭ６２へ接続している。この内部データ・バスは、ＳＲＡＭ６ ２がらデータ・バス２６への読み出しと、データ・バス２６からＳ　Ｔ（ＡＭ６ ０への書き込みとを行うことが出来る双方向バッファ６６へも接続している。Ｓ ＲＡＭ６０からのこの非常に重要なデータ・アウトプット・ラインは、インバー タ２０１を経てカウント入力を行う８ビ、ト・カウンタ６８へも接続している。

カウンタ６８の出力信号は、内部アドレス・バス６５とアドレスＳＲＡＭ６２と ６４を起動するために使用される。ＳＲＡＭ６０と６２に接続している内部デー タ・バス６５は、データ・バス２６に接続し、た双方向バッファ６６へも接続し ている。カウンタ６８のコントロール線はＳＲＡＭ６２と６４とに接続している 。

ＳＲＡＭ６０の制御入力信号は、制御論理回路６０からの出力信号と接続してい る。ＲＡＭＥＮ信号が、もう１つの入力信号がう、子回路７５からのプログラム ・イネイブル出力信号より成っているＯＲゲート２０２を経由して接続している 。ＯＲゲート２０２の出力信号は、ＳＲＡＭ６０のアウトプット・イネイブル（ ０１ε）制御入力端子へ入力する。ＯＲゲート２０２は、機能として、ＲＡＭＥ Ｎ信号が能動的であり、プログラム−イネイブル信号が不能動的である場合に限 り、ＳＲＡＭ６０のＯＥ端子力稠巨動的であることを保証する１こめに作動する 。プログラム・イイ・イブル信号は、また、インバータ２０４乞経てＡＮＤゲー ト２０６へ接続している。ＡＮＤゲート２０６へのもう１つの入力信号は、第５ 図に関して説明されたボート書き込み（ＰＯＲＴＷＲ）　信号である。ＰＯＲＴ ＷＲ信号１４、入力／出力書き込み（ＩＯＷ）信号がデータ・バス２６のデータ 出力を示しているコンピュータにより送られる場合に発生する。これにより、ボ ート書き込み信号が存在する場合、ま１こは、プログラム・イネイブル信号が場 合に、ＳＲ八へ６０はＡＮＤゲート２Ｄ６の出力端子とＳＲＡＭ６０コントロー ル・ラインＣ８（チア１選択）を通って選択される。プログラム・イネイブル信 号はま１こ、イノバーＩ２０４を経由してＯＲゲート２０８の入力端子へ入力す るように働く。もう１つの入力信号は、外部制御信号＼１ＥｓｉＷＲへ接続して おり、ＯＲゲート２０日へ入力する。ＯＲゲート２０８の出力端子が、Ｓ　ＲＡ Ｓ・ｆ６０の曹き込みイネイブル（ＷＥ）制御入力信号へ接続している。ＯＲゲ ート２０８の出力信号は、まｔ−１■方向性バ、ファ６６の制御に使用される読 み出し、２・′誓き込み（ＲＷ）信号より成っている。ＯＲゲート２０８の出力 信号は、内部信号（ＲＷ）を発生し、メモリの書き込みは、プログラム・イネイ ブル信号が能動的状態で行われる場合にのみ発生子ろ。これによって、ＳＲＡＭ ６０は、識別回路に関係のあるアト１／スによりプログラム化される。

１（Ｗ信号はＡＮＤゲート２１０に入力され、もう１つの入力信号は、第６図に 関して説明されているハードウェアのアドレス指定回路から出力されたＡＲ１信 号である。ＡＮＤゲート２１０の出力端子は、双方向性ゲート６６のイネイブル （Ｅ　）の入力端子へ接続している。制御信号人力／出力読み出しく　ｌ０Ｒ） は、双方向性ゲート６６の方向性制御入力端子へ接続している。

ＰＯＲＴＷＲと読み出しイネイブル信号は、また、ＯＲゲート２１２へ送られ、 その出力信号は、ＳＲＡＭ６２と６４の書き込みイネイブル入力端子へ送られる 。ＳＲＡＭ６２と６４のアウトプット書イネイブル制御入力端子は、ＡＲＩとＡ Ｒ２の制御信号のそれぞれに接続しており、その制＠信号は、第５図に示されて （・るバ、クア、プシステムのハードウェアのアドレス指定回路から送り出され ている。ＲＡＭＥＮ信号は、ＳＲＡＭ６２と６４のチア１選択制御入力端子へ接 続する。

第６図に説明されている回路の作動は、第７図と第８図洗関１、て、以降に説明 される。

第７図は、第６図で説明された回路の選択と記憶の手順を示ｔｏ作動は、コンピ ュータの１−ザがコンピュータｉｏのｍ成に関−するデータを入力することによ りシステム・ソフトウェア￥構成する２２０から始まる。このデ・−夕は、使用 中のモニタ・アダプター・カードのタイプ、中央演算装置が１更用出来る拡張ま １．−は延長しにメモリの量、使用中の不揮発性記憶装置の数とタイプより成る 。ソフトウェアはこの情報によりプログラムが作成２す′しろと、プログラム・ ソフトウェアは、この情報を２２２　においてＳＲ人Ｍ　６０　ｔ＼口・−ドさ れる。ソフトウェアは個有の情報を有しており、これは構成を定義し１こユーザ のボート・アドレスにあるデータ記憶場所に限られた書き込みに関するもので、 従ってシステムと関係がある。ソフ）ウヱアは、これらの関係のあるアドレスを それぞれ１がら１２７の範囲でコードヶ割りつ１寸、アクセスの間、４−のコー ド割りっげを使用状態に保っている。コード・アドレスの割りっけは、制御信号 プログラム・イネイブルを高く能動状態にして行われ、情報は、双方向性バッフ ァ・ゲイト６６を経てデータ・バス２６がら入力される。ゲ・−トロ６はＯＩ’ ｔ、２０８がら人力され１こＲＷ倍信号よって作動し、データの流ｎ方向はＩＯ Ｒ＠号洸より設定される。

これにより、データはＳＲＡへ１６０へ書き込まれる。ＲＡＭＥＮ信号は、０Ｒ ２０２を経由してプログラム・イネイブル信号と結合しＬ使用され、ＳＲＡＭ６ ０のプログラミングが０〜７ＦＦ（１６進数）の範囲に限定さ才することを保証 する（すなわち、Ｓ　ＲＡＭ６０のメモリ容量）。

第３図：・二賀して、アドレス・ラインＡ１１〜Ａ１７０人カ信号は、ＮＡＮＤ ゲート１７８の状態、従ってＲＡＭ１．ｌ：Ｎ信号を制御する。アドレス・ライ ンＡｌｌ〜ＡＩ７がすべて低い場合、ＲＡへｉＥＮ信号は低（、Ｓ　ＲＡＲ，ｉ 　６０　’ｒ：出力状態にする。アドレス・ラインＡＩＱは高いかあるいは低く 、これによって、アドレス・バスは、ＮＡＮＤゲート１７８は０〜７ＦＦ（１６ 進数）の範囲のアドレスと共（て低くなるので、上記の範囲でアドレスを選択− することが出来る。

ＳＲＡＭ６０が適切なコード−アドレス情報によりプログラムされた後、コンピ ュータ・システムにより２２２ですべてのボート・アドレスへ書き込まれたデー タは、すべて、Ｓ　ＲＡＭ　６０により読み出され、ＳＲＡＭ６０と６４７＼２ 書き込まれる。デコーダＳＲＡ、Ｉν１６０は、このアドレスがソフトウェアに 関係のあるものかどうかを試験する。もし、アドレスが、２２８でソフトウェア ；て関係のないものであれば、その）′ドレス（及びＳＲＡＭ６０に格納された ）に対するコード割りっげは１２８と同じかあるいは大きい。ＳＲＡＭ６０の出 力信号により、最も重要なデータ・ラインは高くなり、カウンタ６８は増分され ずにＳ　ＲＡＭ６２と６４内のデータの保管を制御する。もし、アドレスが、２ ２８でソフトウェアに関係があるものであれば、七のアドレスへ割りつけられた コードは、１２８より小さく、Ｓ　ＲＡＭ　６０から送られた最も重要なデータ ・ラインは低（、従って、インバータ２０１はカウンタ６８を増分する。次に、 カウンタ６８が働いて、カウンタの出力信号に相当てるＳＲＡＭ６２と６４のア ドレスに、ＳＲＡＭ６０に書き込まｔ′Ｌ１こコード・データはＳＲＡＭ６２− ・・格納され、Ｓ　ＲＡＭ　６０内のコードに相当するデータ・バスのデータは ２３０でＳ　ＲＡＭ　６４へ書き込まれる。

作動中に、常に、−１べてのボートφアドレスは、データとアドレスのバスを経 て書き込まれ、そのデータは、ＳＲＡＭ６２と６４へ入力される。しかし９．カ ウンタがＳ）（ＡＭ６Ｄの出力信号により増分される場合に限り、ＳＲＡＭ６２ と６４は入力情報を格納する。

言い換えると、ソフトウェアにより決定されたように、常に、すべての関係のあ るボート書アドレスは、ホスト拳アドレス拳バス２８とデータ・バス２６と？経 由して書き込まれ、第６図の回路は作動して、ＳＲＡＭ内のアドレスへ書き込ま れたデータを格納し、さらに、データがＳＲＡＭ６２へ書キ込まレテいるアドレ スを表すノブドウエアの割りつけられたコードを格納する。次ｊ・て、この情報 は、電源が故障した後、ソフトウェアにより便用されて、最初にこのデータと格 納されたアドレスを不揮発性メモリへ転送し、次に電源が回復すると、データを 割りつげられ１こアドレスへ再度書き込む。このようにして、システムの再始動 が一層容易になる。

電源故障時の回路の動作は、第８図の流れ図に関して説明さｉｔている。電源の 故ｌは、ＰＷＧ信号（２１）、あるいは以降１′こ説明されるよう：・乞う、子 回路７７に接続し１こコンパレータ７０と７２を経てソフトウェアにより検出さ れる。その時、ソフトウェアは、ＳＲＡＭ６２と６４内の情報を必要とする。具 体的に言うと、ソフトウェアは、ＩＯＲコントロール・ラインに［号を発生し、 双方向性ゲート６６を流れるデータの方向を変える。

そのほか（て、ソフトウェアは、側倒信号ＡＲ１とＡＲ２を発生して、ＳＲＡＭ ６２と６４内に記憶されたデータをソフトウェア・＼送る１こめデータ・バス２ ６へ出力する。カウンタリセ、トΦ制＠装置へ入力し〕゛こカウンタ・クリア信 号（ＣＮＴＲＣＬＲ）もま１こ、発生して、カウンタを０ヘクリアして、ソフト ウェアがＳＲＡＭ６２と６４のデータを読み出せるようにする。その後、ソフト ウェアは、その後の便用のため洗、コード化されたデータを不揮発性メモリ内疋 格納する。２４４において、電源回復信号が検知さｉするか、あるいは、再始動 の手順が行わ扛ている間に、ソフトウェアは、２４２において、ＳＲＡＭ６２と ６４に格納されており、かつコード・アドレス割りつケトコード・データ割りつ けにもとづいたデータと、不揮発性メモリ内にソフトウェアにより記はされたす べてのデータとを呼び出し、次にソフトウェアは、２４６において、ＳＲＡＭ６ ０内に格納されたデータ？、電源故障の検知前（て占有していた選択アドレスへ 書き込む。さらに、本改良回路は、コンピュータの再スタートの時定再度能動状 態（でなるので、ボート・アドレスは、第７図の流れ図の説明（て関し、第６図 の回路へ書き込まれる。このようにして、情報は再びＳＲＡＭ６２と６４へ格納 される。

第９図は、システムの好適な実施例に使用されており、予備電池５０の端子電圧 を監視するアナログ／デジタル・コンバータ装置の説明構成図である。

第９図は、データ・バス２６へ接続した集積回路のテップ形式のアナログ７／デ ジタル−コンバータ装置２５０を示す。アナログ／デジタル・コンバータ装置２ ５０の読み出しくＲＤ）と書き込’５（ＷＲ）　の制Ｎ入力ｉ子は、ＰＯＲＴＲ Ｄ、！：ＰＯＲＴＷＲ制御信号に接続している。゛アナログ／デジタル（Ａ／］ ））コンバータ装ｆｔ２５０への入力信号は、１００にΩの抵抗２６２と５０に Ω　の可変抵抗２６４より構成されている分圧器を経由して、予備電源５０の正 の端子へ接続している。

スイッチング装置（示されていない）を端子２６０で接続し、これにより、ソフ トウェアが、１個以上の予備電池を使用している本発明のこれらの実施例におい 工、複数の電池なＡ／Ｄコンバータ装置２５０に選択的に接続することが出来、 ま１こ、ソフトウェアが複数の各電池の端子電圧を監視出来ることは、本発明の 範囲を逸脱するものではない。茶茎電圧（Ｖｒｅｔ）は、１にΩの抵抗２６６と １μＦのコンデンサに並列に接続し１こ１にΩの抵抗２６８とより成る分圧器に 接続し１こ＋５■の茶茎電圧により設定されている。Ａ／Ｄコンバータ２５０の クロ、り・リセッ）　（ＣＬＫ、Ｒ）とクロック・イン（ＣＬＫＩＮ）の入力端 子は、１０にΩの抵抗２７２を経て、接地に接続している１　５０　ｐＦのコン デンサ２７４に接続している。Ａ／Ｄコンバータ２５０のｌＮＴＲ出力端子は、 ６状態バ、ファ７７を経て読み出されるＥＯＣ信号に接続している。アドレス・ ラインＡＲｉＡＷ３は、ＮＯＲゲート２８０乞経由してＡ／Ｄコンバータ２５０ のコンバージョン・セレクト（ＣＳ）制御入力端子へ接続している。

動作中１（、ソフトウェアは、電池５０の正の端子電圧のアナログ信号を８ビツ ト・デジタル・フォーマ、トヘ変換すルコトケ始める。゛フォールス（ｆａｌｓ ｅ）”のボート書キ込みをＡ／丁）コンバータ２５０へ行うことＫより、このデ ジタル信号はデータ中バス・ライン２６へ出力される。ソフトウェアは、。ライ ト”（ｗｒｉｔｅ）信号を第３図に関して説明されたように、デコーダ１９２を 介してＡ、／Ｄコンバータの唯一のアドレスへ送り出す。従って、ソフトウェア は、ＥＯＣ出力信号が低くなると、Ａ／Ｄコンバータ２５０の内容を読み出すこ とが出来る。

ソフトウェアは、Ａ／Ｄコンバータ２５０からのデータ・バス２６にあるデジタ ル・データ・入力信号７読み出し、これにより、ソフトウェアに内在した命令は この情報ヲ使用して、バッテリー装置５０への充電電流を調整する。ソフトウェ アによる充電調整は、関連して説明されているように、スイッチング装置を制御 する例の如く、電池装置５０の充電を選択的にスイ。

チングすることにより行われる。

そのほかに、ソフトウェアは、′電池低い−バ、クア、プ・カバーなし”または ″電池充電さ九ていない一交換を勧告する”のような信号を送り、電池の状態１ Ｃついてユーザに命令することが出来る。

本発明の各種実施例がここだ開示されているが、本発明はそれに限定されるもの でなく、変形と変更は、本技術分野の精通者に理解されるように、発明の範囲か ら逸脱することなく、使用出来る。従って、本発明の範囲は、添付請求の範囲に 関して行われるべきである。

ト 「 特表平３−５０２１４４　（１４） ｎ− 浄書（内容に変更なし） 浄書（内容に二：更なし） 浄書（内容に変更なし） 浮蓋（腟ｊ書に変死なし） 手続補正書坊式）　　　畜 平成　３年　２月＞７日 特許庁長官　　　植　松　　敏　殿 １、事件の表示 ＰＣＴ／ＧＢ８９１０１１１７ ２、発明の名称 コンピュータ・メモリ・バックアップシステム３、補正をする者 氏　名　　リドッチ、ヘンリー・ジャミーソン　（外２名）４、代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 電話３２７０−６６４１〜６６４６ ５、補正命令の日付　　平成　３年　１月２２日　（発送日）別紙の通り（尚、 上記（２）の書面の内容には変更なし）国際調査報告 国際調査報告 ＧＢ　８９０１１１７

Claims (65)

【特許請求の範囲】
1. １．コンピュータが必要とする１つ以上のＤＣ電圧レベルに外部電源を変換する ための主電源と、揮発性ラムと、不揮発性記憶装置と、中央演算装置とを有する コンピュータにおいて、予備ＤＣ電源と、所定の最低値より低い外部電源レベル の低下を検知し、それに応答して第１の信号を送り出すための装置と、前記の第 １の信号に応答して、前記予備ＤＣ電源を前記揮発性ラム、前記不揮発性記憶装 置、及び前記中央演算装置に前記予備ＤＣ電源を接続するための装置と、前記第 １の信号に応答して、前記中央演算装置に前記コンピュータのオーブン・チータ ファイルの内容と前記揮発性ラムの内容とを前記不揮発性記憶装置に格納するこ とを命令し、さらに、中央演算装置に前記の格納が完了したことを示す第２の信 号を出力することを命令するにめの命令装置と、前記第２の信号に応答して、前 記予備ＤＣ電源を前記中央演算装置、前記揮発性ラム、及び前記不揮発性記憶装 置から切断するための装置とより成るコンピュータ・メモリ・バックアッブ・装 置。
2. ２．前記検知装置が、所定のレベルより低い前記ＤＣ電圧レベルの選択されたレ ベルヘの低下を検知するための装置より成っている請求の範囲第１項に記載のコ ンピュータ・メモリ・バックアッブ・システム。
3. ３．前記外部電源レベルの回復を前記低下の前にしかし前記格納の完了前に検知 し、それに応答して第３の信号を送り出すための装置より成り、前記命令装置が 、前記第３の信号に応答して前記第１の信号が前記命令装置により受信された時 点で、前記格納を終了させ、前記ラムの内容と前記オーブン・ファイルの内容と を再設定することを前記中央演算装置に命令するための装置をそのほかに有して いる請求の範囲第１項に記載のコンピュータ・メモリ・バックアップ・システム 。
4. ４．前記コンピュータがデータ・バス、アドレス・バス、及び前記アドレスとデ ータバスを経て前記コンピュータの中央演算装置に接続した複数の周辺機器を有 し、前記システムがさらに、前記アドレス・バスの１つ以上の周辺機器の所定の アドレスを検知するための装置と、前記検知装置に応答し、前記検知されたアド レスとデータ・バス内にあってそのアドレスに格納されているデータとを格納す るための記録装置とより成っている請求の範囲第１項に記載のコンピュータ・メ モリ・バックアッブ・システム。
5. ５．前記命令装置がさらに、前記第１の信号に応答して、前記中央演算装置に、 前記の検出されたアドレスとチータ・バス内にあってそのアドレスに格納されて いる前記データを不揮発性記憶装置に格納することを命令する装置を有している 請求の範囲第４項に記載のコンピュータ・メモリ・バックアップ・システム。
6. ６．さらに、前記低下後と前記格納の完了後に前記外部電源レベルの回復を検知 し、それに応答して第４の信号を送り出すための装置より成り、前記命令装置が さらに、前記第４の信号に応答して前記中央演算装置に、前記第１の信号が前記 命令装置により受信された時点で前記ラムの内容と前記オーブン・ファイルの内 容とを再設定することを命令するための装置より成る請求の範囲第５項に記載の コンピュータ・メモリ・バックアッブ・システム。
7. ７．前記第４の信号に応答して、前記主電源を前記揮発性ラム、前記不揮発性記 憶装置、及び前記中央演算装置とに接続するための装置をさらに有する請求の範 囲第６項に記載のコンピュータ・メモリ・バックアップ・ンステム。
8. ８．前記第４の信号に応答して前記予備ＤＣ電源を前記揮発性ラム、前記不揮発 性記憶装置、及び中央演算装置から切断するための装置をさらに有する請求の範 囲第６項に記載のコンピュータ・メモリ・バックアップ・システム。
9. ９．前記の記録装置が、前記第４の信号に応答して前記の格納されたアドレスと データを検索し、前記の格納されたデータを前記の所定の周辺機器アドレスにア ドレスとデータが初期に周辺アドレスに書き込まれた順序により決定されている 順序で格納するための装置を有している請求の範囲第６項に記載のコンピュータ ・メモリ・バックアップ・システム。
10. １０．さらに、前記低下の後と前記格納の完了後に前記外部電源レベルの回復を 検知し、それに応答して第４の信号を送り出すための装置より成り、前記命令装 置がさらに、前記第４の信号に応答して、前記中央演算装置に、前記第１の信号 が前記命令装置により受信された時点で前記ラムの内容と前記オーブン・ファイ ルの内容とを再設定することを命令するための装置を有している請求の範囲第１ 項に記載のコンピュータ・メモリ・バックアップ・システム。
11. １１．前記予備ＤＣ電源が１個以上の電池より成る請求の範囲第１項に記載のコ ンピュータ・メモリ・バックアップ・システム。
12. １２．前記の１個以上の電池の出力電圧を調整するための装置をさらに有する請 求の範囲第１１項に記載のコンピュータ・メモリ・バックアップ・システム。
13. １３．前記１個以上の電池が再充電可能である請求の範囲第１１項に記載のコン ピュータ・メモリ・バックアップ・ンステム。
14. １４．１個以上の電池が、前記中央演算装置、揮発性ラム、及び不揮発性記憶装 置へ前記格納手順の完了に十分な時間に給電するに必要な容量に限定された容量 を有している請求の範囲第１３項に記載のコンピュータ・メモリ・バックアップ ・システム。
15. １５．前記予備ＤＣ電源、検知装置、接続装置、及び切断装置が、前記コンピュ ータ内の標準的内部カード・スロットに挿入出来るプリント回路カードに備えら れている請求の範囲第１項に記載されているコンピュータ・メモリ・バックアッ プ・システム。
16. １６．前記主電源が、前記外部電力を第１ＤＣ電圧に変換するためのＡＣ−ＤＣ コンバータと、前記第１ＤＣ電圧をコンピュータが必要とする前記の１つ以上の ＰＣ電圧レベルへ変換するためのＤＣ−ＤＣスイッチング調整器とを有している 請求の範囲第１項に記載のコンピュータ・メモリ・バックアップ・システム。
17. １７．前記検知装置が、前記コンピュータ内の標準的内部カード・スロットに挿 入出来るプリント回路カードに備えられている請求の範囲第１６項に記載のコン ピュータ・メモリ・バックアップ・システム。
18. １８．前記主電源がさらに、前記予備ＤＣ電源の出力を前記の第１ＤＣ電圧レベ ルへ変換するためのＤＣコンバータ装置を有する諸宗の範囲第１６項に記載のコ ンピュータ・メモリ・バックアップ・システム。
19. １９．前記第１の信号に応答する前記接続装置が、前記ＤＣ−ＤＣコンバータを 前記ＤＣ−ＤＣスイッチング調整器へ接続している請求の範囲第１８項に記載の コンピュータ・メモリ・バックアップ・システム。
20. ２０．前記主電源がさらに、前記外部電源と前記予備ＤＣ電源とに接続しており 、充電電流を前記予備ＤＣ電源に供給するための装置を有する請求の範囲第１９ 項に記載のコンピュータ・メモリ・バックアップ・システム。
21. ２１．充電電流を供給するための前記装置が、前記第１の信号に応答して前記装 置を作動不能にするための装置を有する請求の範囲第２０項に記載のコンピュー タ・メモリ・バックアップ・シスアム。
22. ２２．そのほかに、予備ＡＣ電源を１個以上の選択された外部機器へ出力するた めのＤＣ−ＡＣコンバータを有し、前記接続装置がまた、前記予備ＤＣ電源を前 記ＤＣ−ＡＣコンバータヘ接続するにめの装置を有している請求の範囲第１９項 に記載のコンピュータ・メモリ・バックアップ・システム。
23. ２３．前記予備ＤＣ電源が前記主電源内に装着されている請求の範囲第１９項に 記載のコンピュータ・メモリ・バックアップ・システム。
24. ２４．予備ＤＣ電源が前記コンピュータの外部に配置された１個以上の電池を有 している請求の範囲第１９項に記載のコンピュータ・メモリ・バックアップ・シ ステム。
25. ２５．前記接続装置と前記検知装置とが、前記主電源に接続したアドイン・スロ ット・カードに装着されている請求の範囲第１項に記載のコンピュータ・メモリ ・バックアップ・システム。
26. ２６．前記予備ＤＣ電源が前記コンピュータの外部に配置されている請求の範囲 第２５項に記載のコンピュータ・メモリ・バックアップ・システム。
27. ２７．前記外部電源と前記予備ＤＣ電源とに接続しており、充電電流を前記予備 ＤＣ電源へ供給するための装置を有する請求の範囲第２６項に記載のコンピュー タ・メモリ・バックアップ・システム。
28. ２８．前記予備ＤＣ電源を１つ以上の選択された外部機器用の出力ＡＣ電源へ変 換するためのＤＣ−ＡＣコンバータを有する請求の範囲第２７項に記載のコンピ ュータ・メモリ・バックアップ・システム。
29. ２９．前記第１の信号に応答して、前記ＤＣ−ＡＣコンバータを前記予備ＤＣ電 源へ選択的に接続し、充電電流を供給するための前記装置を選択的に切断するた めの第２の接続装置を有する請求の範囲第２８項に記載のコンピュータ・メモリ ・バックアップ・システム。
30. ３０．前記第２の接続装置が、前記命令装置に応答して、前記ＤＣ−ＡＣコンバ ータを前記選択された外部の１個以上の装置に選択的接続するための装置を有し ている請求の範囲第２９項に記載のコンピュータ・メモリ・バックアップ・シス テム。
31. ３１．前記中央演算装置が命令されて前記オーブン・データ・ファイルと前記ラ ムの内容を格納する場合、前記命令装置が、外部電源の低下が検知されπ後、適 合時点を可変的に遅らせるにめの装置を有している請求の範囲第１項に記載のコ ンピュータ・メモリ・バックアップ・システム。
32. ３２．外部電力をコンピュータが必要とする１つ以上のＤＣ電圧レベルへ変換す るにめの主電源と、揮発性ラムと、不揮発性記憶装置と、アドレス・パスと、デ ータ・バスと、前記アドレスとデータ・バスへ接続した１個以上の周辺機器と、 中央演算装置とを有するコニピュータにおいて、予備ＤＣ電源と、所定の最低値 より低い前記外部電力の低下を検知し、それに応答して第１の信号を送り出すた めの装置、前記第１の信号に応答して、前記予備ＤＣ電源を前記揮発性ラム、前 記不揮発性記憶装置、及び前記中央演算装置へ接続するための装置と、前記第１ の信号に応答して、前記中央演算装置に前記コンピュータのオーブン・データ・ ファイルの内容と前記揮発性ラムの内容とを前記の不揮発性記憶装置に格納する ことを命令し、さらに中央演算装置に前記格納が完了したことを示す第２の信号 を送り出すことを命令するための命令装置と、前記の出力低下の後及び前記格納 が完了した後に前記主電源の前記出力低下の回復を検知し、それに応答して第３ の信号を出力するための装置と、前記アドレス・バスを通る１つ以上の所定の周 辺機器のアドレスを検知するための装置と、前記検知装置に応答して前記の検知 されたアドレスと前記検知されたアドレスと関連してデータ・パスに現出してい るデータを格納するための記録装置とより成り、ここで、前記の記録装置が、前 記第５の信号に応答して前記アドレスとデータを検索し、アドレスとデータが初 めに周辺ボート・アドレスに書き込まれた順序により決定されに順序で前記の格 納されたデータを前記所定の周辺機器のアドレスに格納するための装置を有して いるコンピュータ・メモリ・バックアップ装置。
33. ３３．さらに、前記第１の信号に応答して、前記検知されたアドレスとデータを 前記不揮発性メモリ装置へ格納するための装置を有する請求の範囲第３２項に記 載のコンピュータ・メモリ・バックアップ・システム。
34. ３４．前記の記録装置が前記不揮発性記憶装置を有している請求の範囲第３２項 に記載のコンピュータ・メモリ・バックアップ・システム。
35. ３５．前記の予備ＤＣ電源、検知装置、接続装置、及び切断装置が、前記コンピ ュータ内の標準的内部カード・スロットに挿入可能なプリント回路カードに装着 されている請求の範囲第３２項に記載のコンピュータ・メモリ・バックアップ・ システム。
36. ３６．前記の予備ＤＣ電源、接続装置、及び切断装置が前記主電源内に備えられ ている請求の範囲第３２項に記載のコンピュータ・メモリ・バックアッブ・シス テム。
37. ３７．主電源が、前記電力を第１ＤＣ電圧に変換するにめのＡＣ−ＤＣコンバー タと、前記第１ＤＣ電圧をコンピュータが必要とする前記の１つ以上のＤＣ電圧 レベルに変換するにめのＤＣ−ＤＣスイッチング電圧調整器とを有している請求 の範囲第３２項に記載のコンピュータ・メモリ・バックアップ・システム。
38. ３８．前記検知装置が、前記コンピュータ内の標準的内部カード・スロットに挿 入可能なプリント回路カードに装着されている請求の範囲第３７項に記載のコン ピュータ・メモリ・バックアップ・システム。
39. ３９．前記主電源がさらに、前記予備ＤＣ電源の出力を前記第１のＤＣ電圧レベ ルへ変換するためのＤＣ−ＤＣコンバータ装置を備えている請求の範囲第３７項 に記載のコンピュータ・メモリ・バックアップ・システム。
40. ４０．前記接続装置が前記第１の信号に応答して、前記ＤＣ−ＤＣコンバータを 前記ＤＣ−ＤＣスイッチング調整器へ接続する請求の範囲第３９項に記載のコン ピュータ・メモリ・パックアップ・システム。
41. ４１．前記主電源がさらに、前記外部電源と前記予備ＤＣ電源とに接続し充電電 流を前記予備ＤＣ電源へ供給するための装置を有する請求の範囲第４０項に記載 のコンピュータ・メモリ・バックアップ・システム。
42. ４２．充電電流を供給するための前記装置が前記第１の信号に応答して前記装置 を作動不能にするための装置を有している請求の範囲第４１項に記載のコンピュ ータ・メモリ・バックアップ・シスアム。
43. ４３．予備ＤＣ電源を１つ以上の選択された外部装置へ出力するためのＤＣ−Ａ Ｃコンバータをさらに有し、なお前記接続装置が、前記予備ＤＣ電源を前記ＤＣ −ＡＣコンバータヘ接続するための装置も有している請求の範囲第４０項に記載 のコンピュータ・メモリ・バックアップ・システム。
44. ４４．前記矛備ＤＣ電源が前記主電源内に装着されている請求の範囲第４０項に 記載のコンピュータ・メモリ・バックアッブ・システム。
45. ４５．前記予備ＤＣ電源が前記コンピュータの外部に配置された１個以上の電池 を有する請求の範囲第４０項に記載のコンピュータ・メモリ・バックアップ・シ ステム。
46. ４６．前記接続装置と前記検知装置とが、前記主電源に接続しにアドイン・スロ ット・カードに装着されている請求の範囲第３２項に記載のコンピュータ・メモ リ・バックアップ・システム。
47. ４７．前記予備ＤＣ電源が前記コンピュータの外部に配置されている請求の範囲 第４６項に記載のコンピュータ・メモリ・バックアップ・システム。
48. ４８．前記外部電源と前記予備ＤＣ電源とへ接続し、充電電流を前記予備ＤＣ電 源へ供給するための装置を有している請求の範囲第４７項に記載のコンピュータ ・メモリ・バックアップ・システム。
49. ４９．前記予備ＤＣ電源を１個以上の選択された外部装置用のＡＣ電源へ変換す るためのＤＣ−ＡＣコンバータを有している請求の範囲第４８項に記載のコンピ ュータ・メモリ・バックアップ・システム。
50. ５０．前記第１の信号に応答して、前記ＤＣ−ＡＣコンバータを前記予備ＤＣ電 源に選択的に接続し、充電電流を供給する前記装置を選択的に切断するための第 ２の接続装置を有する請求の範囲第４９項に記載のコンピュータ・メモリ・バッ クアップ・システム。
51. ５１．前記第２の接続装置が、前記命令装置に応答し前記ＤＣ−ＡＣコンバータ を前記選択された外部の１個以上の装置へ選択的に接続するための装置を有して いる請求の範囲第５０項に記載のコンピュータ・メモリ・バックアップ・システ ム。
52. ５２．前記予備ＤＣ電源が１個以上の電池である請求の範囲第３２項に記載のコ ンピュータ・メモリ・バックアップ・システム。
53. ５３．前記１個以上の電池が再充電可能である請求の範囲第５２項に記載のコン ピュータ・メモリ・バックアップ・システム。
54. ５４．さらに、前記データ・バスに接続し、前記１個以上の電池により発生した 電圧をデジタル化するためのアナログ／デジタル・コンバータ装置を有している 請求の範囲第５２項に記載のコンピュータ・メモリ・バックアップ・システム。
55. ５５．前記命令装置がさらに、前記１個以上の電池により発生しデジタル化され た前記電圧を監視するための装置を有している請求の範囲第５１項に記載のコン ピュータ・メモリ・バックアップ・システム。
56. ５６．前記命令装置がさらに、前記監視装置に応答して前記１個以上の電池への 充電電流最を変化させるための装置を有している請求の範囲第５５項に記載のコ ンピュータ・メモリ・バックアップ・ンステム。
57. ５７．さらに、前記監視装置に応答して、ユーザに前記１個以上の電池の状態を 知らせるための装置を有している請求の範囲第５６項に記載のコンピュータ・メ モリ・バックアップ・ンステム。
58. ５８．前記命令装置が、前記中央演算装置が命令されて前記オーブン・チータ・ ファイルと前記ラムの内容を格納する場合、外部電源の低下が検知された後に適 合時点を可変的に遅らせるための装置を有している請求の範囲第３２項に記載の コンピュタ・メモリ・バックアップ・システム。
59. ５９．コンピュータが必要とする１つ以上のＤＣ電圧レベルに外部電源を変換す るための主電源と、揮発性ラムと、不揮発性記憶装置と、中央演算装置とを有す るコンピュータにおいて、予備ＤＣ電源と、各所定の最低電圧より低い主電源の １つ以上のＤＣ出力の低下を検知し、それに応答して第１の信号を送り出すため の装置と、前記第１の信号に応答して前記予備ＤＣ電源を揮発性ラム、前記不揮 発性記憶装置、及び前記中央演算装置へ接続するための装置と、前記第１の信号 に応答して、前記中央演算装置に前記コンピュータのオーブン・データ・ファイ ルの内容と前記揮発性ラムの内容とを前記不揮発性記憶装置に格納することを命 令し、さらに中央演算装置に前記格納が完了したことを示す第２の信号を送り出 すことを命令するための命令装置と、前記第２の信号に応答して前記予備ＤＣ電 源を前記中央演算装置、前記揮発性ラム、及び前記不揮発性記憶装置から切断す るための装置とより成るコンピュータ・メモリ・パックアップ・システム。
60. ６０．前記の低下の後にしかし前記の格納の前に、前記主電源の前記の出力の回 復を検知し、それに応答して第５の信号を発信するにめの装置より成り、ここで 前記命令装置がさらに、前記第３の信号に応答し、前記第１の信号が前記命令装 置により受信された時点で、前記中央演算装置に前記格納を終了し、前記ラムの 内容と前記オーブン・ファイルの内容とを再設定するように命令するための装置 を有している請求の範囲第５９項に記載のコンピュータ・メモリ・バックアップ ・システム。
61. ６１．前記コンピュータがデータ・パス、アドレス・バス、及び前記アドレスと データとのバスを経て前記コンピュータの中央演算装置へ接続した複数の周辺機 器を有し、前記システムがさらに、前記アドレス・バス内の１つ以上の所定の周 辺機器アドレスを検知するための装置と、前記検知装置に応答して前記の検知さ れたアドレスとそのアドレスに格納されているデータ・バスに出現しているデー タとを格納するための記録装置とより成っている請求の範囲第５９項に記載のコ ンピュータ・メモリ・バックアップ・システム。
62. ６２．前記の低下の後及び前記格納の完了後に前記外部電源レベルの回復を検知 し、それに応答して第４の信号を発信するための装置よりさらに成り、ここで、 前記の命令装置がさらに、前記第４の信号に応答し前記第１の信号が前記命令装 置に受信された時点で前記ラムの内容と前記オーブン・ファイルの内容とを再設 定するように中央演算装置に命令するための装置を有している請求の範囲第５９ 項に記載のコンピュータ・メモリ。バックアップ・システム。
63. ６３．前記第４の信号に応答して、前記主電源を前記揮発性ラム、前記不揮発性 記憶装置、及び前記中央演算装置にさらに接続している請求の範囲第６２項に記 載のコンピュータ・メモリ・バックアップ・システム。
64. ６４．前記第４の信号に応答して、前記予備ＤＣ電源を前記揮発性ラム、前記不 揮発性記憶装置、及び前記中央演算装置から切断するための装置をさらに有して いる請求の範囲第６３項に記載のコンピュータ・メモリ・バックアップ・システ ム。
65. ６５．前記の低下の後及び前記格納の後に前記外部電源レベルの回復を検知し、 それに応答して第４の信号を発信するための装置をさらに有し、ここで、前記命 令装置がさらに、前記第４の悟得に応答し前記第１の信号が前記命令装置により 受信された時点で前記ラムの内容を再設定するように中央演算装置に命令するた めの装置を有し、さらにここで、前記記録装置が、前記第４の信号に応答して前 記格納されたアドレスとデータを検索し、対応するアドレスを有する前記記録装 置に格納されにデータを、前記周辺機器アドレスに格納するための装置を有して いる請求の範囲第６１項に記載のコンピュータ・メモリ・バックアップ・システ ム。