JPH0348334A - 命令フェッチ方式 - Google Patents
命令フェッチ方式Info
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- JPH0348334A JPH0348334A JP18217489A JP18217489A JPH0348334A JP H0348334 A JPH0348334 A JP H0348334A JP 18217489 A JP18217489 A JP 18217489A JP 18217489 A JP18217489 A JP 18217489A JP H0348334 A JPH0348334 A JP H0348334A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は可変長命令が記憶されたメインメモリから命
令をフェッチする命令フエツチ方式に関する． 「従来の技術」 可変長命令はｌ命令が例えばｌワードの場合、２ワード
の場合、３ワードの場合（ｌワードは例えば１６ビット
）があり、メインメモリに例えば第４図に示すように、
ワードアドレスで１ワードの命令■がアドレスｌ００に
、２ワードの命令■がアドレス１０１．１０２に、２ワ
ードの命令■がアドレス１０３．１０４に、３ワードの
命令■がアドレス１０５，１０６，１０７にそれぞれ記
憶されている．このようになっているため、命令をフェ
ッチし、その命令内のワード型を調べないと次の命令の
アドレスを決めることができない．従って従来において
は第５図に示すようにアドレスｌ００をアクセスし、命
令のをフェッチし、その命令■のワード型を調べ、その
ワード型ｌを現在のプログラムカウンタの｛ａ １ ０
Ｑに加算し、その結果得られた次の命令のアドレス１
０１によりメインメモリをアクセスし、その命令■をフ
ェッチし、その命令■のワード型を調べ、そのワード型
２をプログラムカウンタの値１０１に加算し、その結果
得られた次の命令のアドレス１０３でメインメモリをア
クセスする．このように従来においては１つの命令をフ
ェッチするためにアドレス計算に１サイクルと、メモリ
アクセスに１サイクルとの２サイクルを必要としていた
．このためＣＰＵが高速で１命令をＩサイクルで実行で
きても、命令フェッチに２サイクルかかってしまい、Ｃ
ＰＵの高速性を有効に利用できない． ｒＬｉ！ａを解決するための手段」 この発明によれば入力されたメモリアドレスから複数命
令が含まれるように連続する複数アドレス分がメインメ
モリから読み出され、これら読み出された各アドレスの
内容は複数のラッチ回路にそれぞれラッチされ、フェッ
チ用アドレスに応じてこれら複数のラッチ回路がマルチ
プレクサで選択されて命令が取り出され、その取出され
た命令中のワード型と現在のフェッチ用アドレスとから
次の命令に対するフェッチ用アドレスがフェッチ用アド
レス演算部で演算されてマルチプレクサへ供給され、ま
たマルチブレクサから取出された命令中のワード型と現
在のメモリアドレスから次の命令に対するメモリアドレ
スがメモリアドレス演募部で演算される． 「作 用」 メインメモリから１回に複数命令分読み出されてラッチ
回路にラッチされ、そのラッチ回路からフェッチ用アド
レスで命令をフェッヂし、次の命令のフェッチもラッチ
回路から行われ、従ってフェッチ用アドレスのビット数
が少なくて済み、フェッチ用アドレスの演算はメモリア
ドレスの演算より短時間で行うことができ、かつラッチ
回路からの読み出しはメインメモリからの読み出しまり
もはるかに短い時間で行うことができる．またラッチ回
路から命令をフエツチし、しかもラッチ回路には複数の
命令がラフチされているため、ラッチ回路よりフエツチ
した命令のワード型を用いてメモリアドレスの演算を行
っている間に、その前に演算したメモリアドレスでメイ
ンメモリをアクセスすることができ、ｌサイクルで命令
フェッチを行うことができる． 「実施例」 第１図にこの発明の実施例を示す．ＣＰＵＩ ｌ内のメ
モリアドレス演算部１２により演算されたメモリアドレ
スＭＡ１９〜ＭＡＯによりメインメモリｌ３がアクセス
され、メインメモリｌ３から読み出された命令はＣＰＵ
ＩＩ内の命令レジスタｌ４にフェッチされる．命令レジ
スタｌ４内の命令中のワード型とプログラムカウンタｌ
５の内容とがメモリアドレス演算部１２へ供給されて次
の命令のメモリアドレスが演算され、そのメモリアドレ
スはメインメモリ１３へ供給されると共にプログラムカ
ウンタｌ５にセットされる．この発明ではメインメモリ
ｌ３にメモリアドレスが供給されると、複数の命令が含
まれるように連続する複数のアドレスが同時に読み出さ
れ、これら読み出された各アドレスの内容は複数のラッ
チ回路ｌ６にラッチされる．マルチプレクサｌ７がフェ
ソチ用アドレスＦＡ２〜ＦＡＯにより制御されて、ラッ
チ回路ｌ６が選択されて命令が命令レジスタｌ４にフヱ
ッチされる。命令レジスタｌ４の命令ワード型とプログ
ラムカウンタｉ５の出力の下位３ビットとがフェッチ用
アドレス演算部１８へ供給されてフェッチ用アドレスＦ
Ａ２〜ＦＡＯが演算される． この実施例では最も長い命令が４ワードの場合で、メイ
ンメモリｌ３から１度に必ず２命令が読み出されるよう
に連続する８アドレス分が読み出される．つまり最大命
令語長の２つ分以上の連続するアドレスが読み出される
．このため第２図に示すよにメインメモリ１３はアドレ
スＱ＋ｎｌ６（ｎ−０． １． ２ ・・・） 、
アドレス１＋ｎｉ６、アドレス２＋ｎｌ６、・・・アド
レスＦ＋ｎ １ ６のｌ６ブロックに分割され、アドレ
ス０＋ｎ Ｉ Ｇのフ゛ロックとアドレス８＋ｎ １
６のフ゛ロックの各出力側はラッチ回路１６。に接続さ
れ、アドレス１＋ｎｌ６のフ゛ロックとアドレス９＋ｎ
ｌ６のフ゛ロックの各出力側はラッチ回路１６，に接続
され、以下同様に８アドレス離れた２ブロックの各出力
側がラッチ回路ｌ６．〜１６ｖにそれぞれ接続される． メモリアドレスＭＡ１９〜ＭＡＯ中の下位４ビットＭＡ
３〜ＭＡＯはデコーダ２ｌへ供給され、デコーダ２ｌの
出力によりその４ビットＭＡ３〜ＭＡＤの値から連続す
る８ブロックが選択される．例えばビットＭＡ３〜ＭＡ
ＯがアドレスＯであれば、アドレスｇ＋ｎｌ６のブロッ
クが乃至アドレス７＋ｎｌ６のブロックが選沢され、ビ
ントＨ＾３〜ＭＡＯがアドレス４であればアドレス４＋
ｎｌ６のブロック乃至アドレス１３＋ｎ １ ６のブロ
ックが選択され、ビットＭＡ３〜ＭＡＯがアドレスＤで
あればアドレスＤ＋ｎ １ ６のブロック乃至アドレス
Ｆ＋ｎ １ ６のブロック及びアドレスＱ＋ｎｌ６のブ
ロック乃至アドレス４＋ｎｌ６のブロックが選択される
． メモリアドレスの上位ビットＭＡ１９〜ＭＡ４でアドレ
ス８＋ｎｌ６のブロック乃至アドレスＦ十ｎｌ６のブロ
ックが直接アクセスされ、上位ビッ｝ＭＡｌ９〜ＭＡ４
を補正回路２２を通したものでアドレス０＋ｎ １ ６
のブロック乃至アドレス７＋１６Ｈのブロックがアクセ
スされる．補正回路２２はメモリアドレス中のビットＭ
Ａ３が“０゛の時は上位ビットＭＡｌ９〜ＭＡ４をその
まま通過し、ビットＭＡ３が“１ ”の時は上位ビット
ＭＡ１９〜ＭＡ４に１を加わえる．つまり、下位ビット
ＭＡ３〜ＭＡＯのアドレスが９以上の場合で、デコーダ
２１の出力による８ブロックの選択が、アドレス８＋ｎ
１ ６のブロック乃至アドレスＦ＋ｎｌ６のブロック
の領域で不足して更にアドレス０＋ｎｌ６のブロック乃
至アドレス？｝ｎｌ６のブロックの領域を加える場合は
メモリアドレスＭＡｌ９〜ＭＡ４に＋１してアドレス０
＋ｎｌ６のブロック乃至アドレス？＋ｎｌ６のブロック
をアクセスする． このようにしてメモリアドレス中の上位ビットＭＡ１９
〜ＭＡ４によりアクセスされたｌ６のアドレス中のデコ
ーダ２ｌの出力により選択されている８つのブロノクの
出力がラッチ回路１６ｏ〜１６，にそれぞれラッチされ
る． ラッチ圓路１６。〜１６，の各出力側は二つのマルチプ
レクサ１７ａ，！７ｂにそれぞれ接続されている．命令
フェッチの時はマルチブレクサ２３はＢ側を選択し、フ
エツチ用アドレスＦＡ２〜ＦＡＯがマルチプレクサ制御
部２４へ供給される．マルチプレクサ制御部２４はフェ
ッチ用アドレスＦＡ２〜ＦＡＯから最大命令語長、例え
ば４ワード分をランチ回路１６．〜１６，から遍択して
取出すようにマルチプレクサ１７ａ，１７ｂを制御する
．例えばフェッチ用アドレスＦＡ２〜ＦＡＯがその場合
、ラッチ回路１６ｓ，１６４の各内容をそれぞれマルチ
プレクサ１７ａ，１７ｂから取出した後、ラッチ回路１
６ｓ，１６＊の各内容をそれぞれマルチプレクサ１７ａ
，１７ｂから取出す、フエッチ用アドレスＦＡ２〜ＦＡ
Ｇが６の場合は、ラッチ回路１６ｈ，１６ｑの各内容を
それぞれマルチブレクサ１７ａ，１７ｂから取出した後
、ラッチ回路１６●．ｌ６１の各内容をそれぞれマルチ
プレクサ１７ａ，１７ｂから取出す．このようにしてフ
ェッチ用アドレスＦＡ２〜ＦＡＯにより指定された命令
がマルチブレクサ１７ａ，１７ｂを通じてラッチ回路ｌ
６。〜１６，からフェフチされてＣＰυ１１に供給され
る．なお実行中の命令に含まれるデータによりアドレス
指定されてメインメモリ１３を読み出す場合はそのアド
レスＭＡ１９〜ＭＡＯ中のビットＭＡｌ９〜ＭＡ４によ
りメインメモリｌ３がアクセスされ、ビットＭＡ３〜Ｍ
ＡＯがデコーダ２ｌへ供給される、ピットＭＡ２〜ＭＡ
Ｏがマルチプレクサ２３のＡ＠を通じてマルチプレクサ
制御部２４へ供給される． 上述したように構成されているため、例えば第４図に示
したメインメモリ１３から命令をフェツチする場合、第
３図に示すように動作させることができる．つまり最初
の命令をメモリからフェッチするＣＰＬＪサイクルｌで
メモリアドレス１００をアクセスし、ＣＰＵサイクルｌ
の終りでフェッチ用アドレス０により命令■をフェッチ
し、ＣＰＵサイクル２でその命令■のワード型ｌを用い
て次の命令のメモリアドレスとフェッチ用アドレスとの
各演算が行われる．フェッチ用アドレスは３ビットの演
算であり短時間で行われ、フェッチ用アドレスはｌとな
り、これによりラッチ回路１６がアクセスされ、ＣＰＵ
サイクル２の終りで命令■がフエッチされると共にメモ
リアドレスの計算結果１０１が確定することによりメイ
ンメモリｌ３がＣＰＵサイクル３でアクセスされ、これ
と共にフェッチした命令■のワード型２により次の命令
のメモリアドレス及びフェッチ用アドレスの各演算が行
われる．フェッチ用アドレスは短時間で３となり、これ
によりラッチ回路ｌ６がアクセスされ、ＣＰＵサイクル
３の終りで命令■がフエッチされると共にメモリアドレ
スの計算結果１０３が確定し、ＣＰＵサイクル４でメイ
ンメモリ１３がアクセスされ、これと共にフエッチした
命令■のワ一ド型２により次の命令のメモリアドレス及
びフェッチ用アドレスの各演算が行われる．このように
ラッチ回路ｌ６には複数の命令がラッチされてあり、こ
れを選沢するためのフエッチ用アドレスの演算はビット
数が少ないため、メモリアドレスの演算より短時間で行
うことができるため、ｌサイクルで次の命令をラッチ回
路ｌ６からフェッチすることができ、またメインメモリ
のアクセスと、次のメモリアドレスの演算とを同一サイ
クルで行うことができ、結果としてｌサイクルで命令の
フェッチを連続的に行うことができる．「発明の効果』 以上述べたようにこの発明によればメモリアドレスによ
り複数の命令を含む連続した複数のアドレスを読み出し
、これらを複数のラッチ回路にラッチし、これら複数の
ラッチ回路からビット数が少ないフェッチ用アドレスに
より最大命令語長分を取込むことにより命令をフエツチ
するものであるため、次のフェッチ用アドレスを短時間
で演算し、このフェッチ用アドレスで次の命令を複数の
ラッチ回路からフェッチするものであり、このためメモ
リアドレスの演算を行うと共に、その直前に演算したメ
モリアドレスでメインメモリを同時にアクセスすること
ができ、ｌサイクルで１命令のフェッチが可能であり、
ｌサイクルで１命令を実行する高速のＣＰＵを有効に利
川できる．
令をフェッチする命令フエツチ方式に関する． 「従来の技術」 可変長命令はｌ命令が例えばｌワードの場合、２ワード
の場合、３ワードの場合（ｌワードは例えば１６ビット
）があり、メインメモリに例えば第４図に示すように、
ワードアドレスで１ワードの命令■がアドレスｌ００に
、２ワードの命令■がアドレス１０１．１０２に、２ワ
ードの命令■がアドレス１０３．１０４に、３ワードの
命令■がアドレス１０５，１０６，１０７にそれぞれ記
憶されている．このようになっているため、命令をフェ
ッチし、その命令内のワード型を調べないと次の命令の
アドレスを決めることができない．従って従来において
は第５図に示すようにアドレスｌ００をアクセスし、命
令のをフェッチし、その命令■のワード型を調べ、その
ワード型ｌを現在のプログラムカウンタの｛ａ １ ０
Ｑに加算し、その結果得られた次の命令のアドレス１
０１によりメインメモリをアクセスし、その命令■をフ
ェッチし、その命令■のワード型を調べ、そのワード型
２をプログラムカウンタの値１０１に加算し、その結果
得られた次の命令のアドレス１０３でメインメモリをア
クセスする．このように従来においては１つの命令をフ
ェッチするためにアドレス計算に１サイクルと、メモリ
アクセスに１サイクルとの２サイクルを必要としていた
．このためＣＰＵが高速で１命令をＩサイクルで実行で
きても、命令フェッチに２サイクルかかってしまい、Ｃ
ＰＵの高速性を有効に利用できない． ｒＬｉ！ａを解決するための手段」 この発明によれば入力されたメモリアドレスから複数命
令が含まれるように連続する複数アドレス分がメインメ
モリから読み出され、これら読み出された各アドレスの
内容は複数のラッチ回路にそれぞれラッチされ、フェッ
チ用アドレスに応じてこれら複数のラッチ回路がマルチ
プレクサで選択されて命令が取り出され、その取出され
た命令中のワード型と現在のフェッチ用アドレスとから
次の命令に対するフェッチ用アドレスがフェッチ用アド
レス演算部で演算されてマルチプレクサへ供給され、ま
たマルチブレクサから取出された命令中のワード型と現
在のメモリアドレスから次の命令に対するメモリアドレ
スがメモリアドレス演募部で演算される． 「作 用」 メインメモリから１回に複数命令分読み出されてラッチ
回路にラッチされ、そのラッチ回路からフェッチ用アド
レスで命令をフェッヂし、次の命令のフェッチもラッチ
回路から行われ、従ってフェッチ用アドレスのビット数
が少なくて済み、フェッチ用アドレスの演算はメモリア
ドレスの演算より短時間で行うことができ、かつラッチ
回路からの読み出しはメインメモリからの読み出しまり
もはるかに短い時間で行うことができる．またラッチ回
路から命令をフエツチし、しかもラッチ回路には複数の
命令がラフチされているため、ラッチ回路よりフエツチ
した命令のワード型を用いてメモリアドレスの演算を行
っている間に、その前に演算したメモリアドレスでメイ
ンメモリをアクセスすることができ、ｌサイクルで命令
フェッチを行うことができる． 「実施例」 第１図にこの発明の実施例を示す．ＣＰＵＩ ｌ内のメ
モリアドレス演算部１２により演算されたメモリアドレ
スＭＡ１９〜ＭＡＯによりメインメモリｌ３がアクセス
され、メインメモリｌ３から読み出された命令はＣＰＵ
ＩＩ内の命令レジスタｌ４にフェッチされる．命令レジ
スタｌ４内の命令中のワード型とプログラムカウンタｌ
５の内容とがメモリアドレス演算部１２へ供給されて次
の命令のメモリアドレスが演算され、そのメモリアドレ
スはメインメモリ１３へ供給されると共にプログラムカ
ウンタｌ５にセットされる．この発明ではメインメモリ
ｌ３にメモリアドレスが供給されると、複数の命令が含
まれるように連続する複数のアドレスが同時に読み出さ
れ、これら読み出された各アドレスの内容は複数のラッ
チ回路ｌ６にラッチされる．マルチプレクサｌ７がフェ
ソチ用アドレスＦＡ２〜ＦＡＯにより制御されて、ラッ
チ回路ｌ６が選択されて命令が命令レジスタｌ４にフヱ
ッチされる。命令レジスタｌ４の命令ワード型とプログ
ラムカウンタｉ５の出力の下位３ビットとがフェッチ用
アドレス演算部１８へ供給されてフェッチ用アドレスＦ
Ａ２〜ＦＡＯが演算される． この実施例では最も長い命令が４ワードの場合で、メイ
ンメモリｌ３から１度に必ず２命令が読み出されるよう
に連続する８アドレス分が読み出される．つまり最大命
令語長の２つ分以上の連続するアドレスが読み出される
．このため第２図に示すよにメインメモリ１３はアドレ
スＱ＋ｎｌ６（ｎ−０． １． ２ ・・・） 、
アドレス１＋ｎｉ６、アドレス２＋ｎｌ６、・・・アド
レスＦ＋ｎ １ ６のｌ６ブロックに分割され、アドレ
ス０＋ｎ Ｉ Ｇのフ゛ロックとアドレス８＋ｎ １
６のフ゛ロックの各出力側はラッチ回路１６。に接続さ
れ、アドレス１＋ｎｌ６のフ゛ロックとアドレス９＋ｎ
ｌ６のフ゛ロックの各出力側はラッチ回路１６，に接続
され、以下同様に８アドレス離れた２ブロックの各出力
側がラッチ回路ｌ６．〜１６ｖにそれぞれ接続される． メモリアドレスＭＡ１９〜ＭＡＯ中の下位４ビットＭＡ
３〜ＭＡＯはデコーダ２ｌへ供給され、デコーダ２ｌの
出力によりその４ビットＭＡ３〜ＭＡＤの値から連続す
る８ブロックが選択される．例えばビットＭＡ３〜ＭＡ
ＯがアドレスＯであれば、アドレスｇ＋ｎｌ６のブロッ
クが乃至アドレス７＋ｎｌ６のブロックが選沢され、ビ
ントＨ＾３〜ＭＡＯがアドレス４であればアドレス４＋
ｎｌ６のブロック乃至アドレス１３＋ｎ １ ６のブロ
ックが選択され、ビットＭＡ３〜ＭＡＯがアドレスＤで
あればアドレスＤ＋ｎ １ ６のブロック乃至アドレス
Ｆ＋ｎ １ ６のブロック及びアドレスＱ＋ｎｌ６のブ
ロック乃至アドレス４＋ｎｌ６のブロックが選択される
． メモリアドレスの上位ビットＭＡ１９〜ＭＡ４でアドレ
ス８＋ｎｌ６のブロック乃至アドレスＦ十ｎｌ６のブロ
ックが直接アクセスされ、上位ビッ｝ＭＡｌ９〜ＭＡ４
を補正回路２２を通したものでアドレス０＋ｎ １ ６
のブロック乃至アドレス７＋１６Ｈのブロックがアクセ
スされる．補正回路２２はメモリアドレス中のビットＭ
Ａ３が“０゛の時は上位ビットＭＡｌ９〜ＭＡ４をその
まま通過し、ビットＭＡ３が“１ ”の時は上位ビット
ＭＡ１９〜ＭＡ４に１を加わえる．つまり、下位ビット
ＭＡ３〜ＭＡＯのアドレスが９以上の場合で、デコーダ
２１の出力による８ブロックの選択が、アドレス８＋ｎ
１ ６のブロック乃至アドレスＦ＋ｎｌ６のブロック
の領域で不足して更にアドレス０＋ｎｌ６のブロック乃
至アドレス？｝ｎｌ６のブロックの領域を加える場合は
メモリアドレスＭＡｌ９〜ＭＡ４に＋１してアドレス０
＋ｎｌ６のブロック乃至アドレス？＋ｎｌ６のブロック
をアクセスする． このようにしてメモリアドレス中の上位ビットＭＡ１９
〜ＭＡ４によりアクセスされたｌ６のアドレス中のデコ
ーダ２ｌの出力により選択されている８つのブロノクの
出力がラッチ回路１６ｏ〜１６，にそれぞれラッチされ
る． ラッチ圓路１６。〜１６，の各出力側は二つのマルチプ
レクサ１７ａ，！７ｂにそれぞれ接続されている．命令
フェッチの時はマルチブレクサ２３はＢ側を選択し、フ
エツチ用アドレスＦＡ２〜ＦＡＯがマルチプレクサ制御
部２４へ供給される．マルチプレクサ制御部２４はフェ
ッチ用アドレスＦＡ２〜ＦＡＯから最大命令語長、例え
ば４ワード分をランチ回路１６．〜１６，から遍択して
取出すようにマルチプレクサ１７ａ，１７ｂを制御する
．例えばフェッチ用アドレスＦＡ２〜ＦＡＯがその場合
、ラッチ回路１６ｓ，１６４の各内容をそれぞれマルチ
プレクサ１７ａ，１７ｂから取出した後、ラッチ回路１
６ｓ，１６＊の各内容をそれぞれマルチプレクサ１７ａ
，１７ｂから取出す、フエッチ用アドレスＦＡ２〜ＦＡ
Ｇが６の場合は、ラッチ回路１６ｈ，１６ｑの各内容を
それぞれマルチブレクサ１７ａ，１７ｂから取出した後
、ラッチ回路１６●．ｌ６１の各内容をそれぞれマルチ
プレクサ１７ａ，１７ｂから取出す．このようにしてフ
ェッチ用アドレスＦＡ２〜ＦＡＯにより指定された命令
がマルチブレクサ１７ａ，１７ｂを通じてラッチ回路ｌ
６。〜１６，からフェフチされてＣＰυ１１に供給され
る．なお実行中の命令に含まれるデータによりアドレス
指定されてメインメモリ１３を読み出す場合はそのアド
レスＭＡ１９〜ＭＡＯ中のビットＭＡｌ９〜ＭＡ４によ
りメインメモリｌ３がアクセスされ、ビットＭＡ３〜Ｍ
ＡＯがデコーダ２ｌへ供給される、ピットＭＡ２〜ＭＡ
Ｏがマルチプレクサ２３のＡ＠を通じてマルチプレクサ
制御部２４へ供給される． 上述したように構成されているため、例えば第４図に示
したメインメモリ１３から命令をフェツチする場合、第
３図に示すように動作させることができる．つまり最初
の命令をメモリからフェッチするＣＰＬＪサイクルｌで
メモリアドレス１００をアクセスし、ＣＰＵサイクルｌ
の終りでフェッチ用アドレス０により命令■をフェッチ
し、ＣＰＵサイクル２でその命令■のワード型ｌを用い
て次の命令のメモリアドレスとフェッチ用アドレスとの
各演算が行われる．フェッチ用アドレスは３ビットの演
算であり短時間で行われ、フェッチ用アドレスはｌとな
り、これによりラッチ回路１６がアクセスされ、ＣＰＵ
サイクル２の終りで命令■がフエッチされると共にメモ
リアドレスの計算結果１０１が確定することによりメイ
ンメモリｌ３がＣＰＵサイクル３でアクセスされ、これ
と共にフェッチした命令■のワード型２により次の命令
のメモリアドレス及びフェッチ用アドレスの各演算が行
われる．フェッチ用アドレスは短時間で３となり、これ
によりラッチ回路ｌ６がアクセスされ、ＣＰＵサイクル
３の終りで命令■がフエッチされると共にメモリアドレ
スの計算結果１０３が確定し、ＣＰＵサイクル４でメイ
ンメモリ１３がアクセスされ、これと共にフエッチした
命令■のワ一ド型２により次の命令のメモリアドレス及
びフェッチ用アドレスの各演算が行われる．このように
ラッチ回路ｌ６には複数の命令がラッチされてあり、こ
れを選沢するためのフエッチ用アドレスの演算はビット
数が少ないため、メモリアドレスの演算より短時間で行
うことができるため、ｌサイクルで次の命令をラッチ回
路ｌ６からフェッチすることができ、またメインメモリ
のアクセスと、次のメモリアドレスの演算とを同一サイ
クルで行うことができ、結果としてｌサイクルで命令の
フェッチを連続的に行うことができる．「発明の効果』 以上述べたようにこの発明によればメモリアドレスによ
り複数の命令を含む連続した複数のアドレスを読み出し
、これらを複数のラッチ回路にラッチし、これら複数の
ラッチ回路からビット数が少ないフェッチ用アドレスに
より最大命令語長分を取込むことにより命令をフエツチ
するものであるため、次のフェッチ用アドレスを短時間
で演算し、このフェッチ用アドレスで次の命令を複数の
ラッチ回路からフェッチするものであり、このためメモ
リアドレスの演算を行うと共に、その直前に演算したメ
モリアドレスでメインメモリを同時にアクセスすること
ができ、ｌサイクルで１命令のフェッチが可能であり、
ｌサイクルで１命令を実行する高速のＣＰＵを有効に利
川できる．
Claims (1)
- （１）可変長命令が記憶されたメインメモリから命令を
フェッチする命令フェッチ方式において、入力されたメ
モリアドレスから複数命令が含まれる連続する複数アド
レス分だけ上記メインメモリを読み出す手段と、 その読み出された各アドレスの内容がそれぞれラッチさ
れる複数のラッチ回路と、 フェッチ用アドレスに応じてその複数のラッチ回路を選
択して命令を取出すマルチプレクサと、そのマルチプレ
クサより取出された命令中のワード型と現在のフェッチ
用アドレスとから次の命令に対するフェッチ用アドレス
を演算して上記マルチプレクサへ供給するフェッチ用ア
ドレス演算部と、 上記マルチプレクサより取出された命令中のワード型と
現在のメモリアドレスとから次の命令に対するメモリア
ドレスを演算して上記入力されたメモリアドレスとする
メモリアドレス演算部と、を具備する命令フェッチ方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217489A JPH0348334A (ja) | 1989-07-14 | 1989-07-14 | 命令フェッチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217489A JPH0348334A (ja) | 1989-07-14 | 1989-07-14 | 命令フェッチ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348334A true JPH0348334A (ja) | 1991-03-01 |
Family
ID=16113639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18217489A Pending JPH0348334A (ja) | 1989-07-14 | 1989-07-14 | 命令フェッチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880150B1 (en) | 1998-04-28 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
-
1989
- 1989-07-14 JP JP18217489A patent/JPH0348334A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880150B1 (en) | 1998-04-28 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
| US6976250B2 (en) | 1998-04-28 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
| US6976245B2 (en) | 1998-04-28 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
| US7080367B2 (en) | 1998-04-28 | 2006-07-18 | Matsushita Electric Industrial Co., Ltd. | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
| US7823142B2 (en) | 1998-04-28 | 2010-10-26 | Panasonic Corporation | Processor for executing instructions in units that are unrelated to the units in which instructions are read, and a compiler, an optimization apparatus, an assembler, a linker, a debugger and a disassembler for such processor |
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