JPH0347785B2 - - Google Patents
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- JPH0347785B2 JPH0347785B2 JP59170410A JP17041084A JPH0347785B2 JP H0347785 B2 JPH0347785 B2 JP H0347785B2 JP 59170410 A JP59170410 A JP 59170410A JP 17041084 A JP17041084 A JP 17041084A JP H0347785 B2 JPH0347785 B2 JP H0347785B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、回線障害の監視に適したCRC符号
伝送方式を採用する伝送端局装置等に於ける回線
多重化信号レベルのCRC符号生成回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a CRC code generation circuit at a line multiplexed signal level in a transmission terminal equipment etc. that employs a CRC code transmission method suitable for monitoring line failures. .
現在、伝送路の擬似同期防止のために用いられ
ているCRC（Cyclic Redundancy Check）符号
の伝送は、第５図のフオーマツトに見られるよう
に、マルチフレームから成る信号のうちの数フレ
ームビツトを使つて行なわれている。なお、この
図において、１〜Ｎはフレーム番号、DTは主信
号、F1〜FKはフレーム同期パターン、Ｆはフレ
ームビツト、e1〜eoはCRC符号を示す。１次群、
或いは２次群伝送路に用いられる擬似同期防止用
のCRC符号伝送方式においては、CRC符号生成、
又はCRC符号チエツク回路は、基本的には、第
６図の回路図に示すように数個のシフト用フリツ
プフロツプ回路と排他的論理和回路とから構成さ
れている。なお、この例は６次のCRC符号生成
回路の場合を示している。
Transmission of CRC (Cyclic Redundancy Check) codes, which are currently used to prevent pseudo-synchronization on transmission lines, uses several frame bits of a multi-frame signal, as shown in the format shown in Figure 5. It is being carried out. In this figure, 1 to N are frame numbers, DT is a main signal, F 1 to F K are frame synchronization patterns, F is a frame bit, and e 1 to e o are CRC codes. primary group,
Alternatively, in a CRC code transmission method for preventing pseudo synchronization used in a secondary group transmission path, CRC code generation,
Alternatively, the CRC code check circuit basically consists of several shift flip-flop circuits and an exclusive OR circuit, as shown in the circuit diagram of FIG. Note that this example shows the case of a sixth-order CRC code generation circuit.
しかし、従来技術においては、多重回線信号レ
ベルで回線単位のCRC符号生成を行なつている
装置はなく、したがつて、回線対応のパス監視用
としてCRC符号方式を用いる場合、上記第６図
のごときCRC符号生成回路を回線数だけ設ける
ことはハードウエアの規模を大きくすることにな
り、装置の複雑化は勿論、経済性の低下を招くと
いう欠点があつた。 However, in the prior art, there is no device that generates a CRC code for each line at the multiline signal level. Therefore, when using the CRC code method for line-compatible path monitoring, the method shown in FIG. Providing as many CRC code generation circuits as there are lines increases the scale of the hardware, which has the drawback of not only complicating the device but also reducing economic efficiency.
本発明の目的は、多重回線データの各回線に対
してCRC演算を時分割に多重処理し、その演算
値及びCRC符号を一時保守する素子としてリー
ド／ライトメモリを用いることにより、回線数の
増加によるもハードウエアの規模を大きくするこ
となく、経済性を高めることのできる多重処理型
CRC符号生成回路を提供することにある。
An object of the present invention is to increase the number of lines by time-divisionally multiplexing CRC calculations for each line of multi-line data and using a read/write memory as an element to temporarily maintain the calculated values and CRC codes. A multi-processing type that can improve economic efficiency without increasing the scale of hardware.
An object of the present invention is to provide a CRC code generation circuit.
本発明による多重処理型CRC符号生成回路は、
多重化された複数回線のデータ列を取り込み、
CRC生成多項式の次数にデータ列を並列変換す
る直並列変換回路と、その並列データと１サイク
ル前までのCRC演算値を排他的論理和処理して
CRC演算値を出力すCRC演算回路と、その新た
なCRC演算値を回線毎に記憶すると共にこの記
憶した演算値を前記１サイクル前までのCRC演
算値として前記CRC演算回路に送るCRC演算値
退避用メモリと、各回線の第１回の演算に先立つ
て前記CRC演算値退避用メモリからの演算値を
クリアするCRC演算初期化回路と、マルチフレ
ーム分のCRC演算値となるCRC符号を記憶する
CRC符号保守用メモリと、各回線のCRC符号ビ
ツトを選択するCRC符号列ビツト選択回路と、
選択されたCRC符号ビツトをデータ列に挿入す
るためのデータ／CRC符号多重回路と、前記
CRC演算値退避用メモリ、CRC符号保守用メモ
リ及びCRC符号列ビツト選択回路をそれぞれ制
御するCRC演算値退避用メモリアドレスカウン
タ、CRC符号保守用メモリアドレスカウンタお
よびマルチフレームカウンタとから構成される。
The multi-processing CRC code generation circuit according to the present invention has the following features:
Incorporates multiplexed data strings from multiple lines,
A serial-to-parallel conversion circuit converts the data string into parallel data to the order of the CRC generation polynomial, and the parallel data is subjected to exclusive OR processing of the CRC calculation value up to one cycle before.
A CRC calculation circuit that outputs a CRC calculation value, and a CRC calculation value save that stores the new CRC calculation value for each line and sends this stored calculation value to the CRC calculation circuit as the CRC calculation value up to the previous cycle. a CRC calculation initialization circuit that clears the calculation value from the CRC calculation value saving memory prior to the first calculation of each line, and a CRC code that is the CRC calculation value for multiple frames.
a CRC code maintenance memory; a CRC code string bit selection circuit for selecting CRC code bits for each line;
a data/CRC code multiplexing circuit for inserting selected CRC code bits into a data string;
It is composed of a CRC calculation value saving memory address counter, a CRC code maintenance memory address counter, and a multi-frame counter that respectively control a CRC calculation value saving memory, a CRC code maintenance memory, and a CRC code string bit selection circuit.
次に、本発明による多重処理型CRC符号生成
回路について実施例を挙げ、図面を参照して説明
する。
Next, an embodiment of a multi-processing type CRC code generation circuit according to the present invention will be described with reference to the drawings.
第１図は本発明による実施例の構成をブロツク
図で示したものである。図り見られるように、こ
の例は、多重回線のデータ列を各回線に対して並
列変換するための直並列変換回路１１と、その並
列データと１サイクル前迄のCRC演算値を与え
てCRC演算を行なうCRC演算回路１２と、この
演算値を一時退避させるCRC演算値退避用メモ
リ１３と、Ｎマルチフレーム分の演算値、即ち
CRC符号を保守するCRC符号保守用メモリ１４
と、フレーム番号に従つてCRC符号保守用メモ
リ１４から出力されたCRC符号ビツトを選択す
るCRC符号列ビツト選択回路１５と、その選択
されたCRC符号ビツトを主データ列に挿入する
データCRC符号多重回路１６と、CRC演算回路
１２を初期化するCRC演算初期化回路１７と、
マルチフレームカウンタ１８と、CRC演算値退
避用ゲート回路１９と、CRC符号保守用ゲート
回路２０と、CRC演算値退避用メモリアドレス
カウンタ２１と、CRC符号保守用メモリアドレ
スカウンタ２２と、アドレス選択回路２３とから
構成されている。 FIG. 1 is a block diagram showing the structure of an embodiment according to the present invention. As shown in the diagram, this example includes a serial-to-parallel conversion circuit 11 for converting a data string of multiple lines into parallel for each line, and a CRC calculation by giving the parallel data and the CRC calculation value up to one cycle before. A CRC calculation circuit 12 that performs the calculation, a CRC calculation value saving memory 13 that temporarily saves this calculation value, and a CRC calculation value saving memory 13 that temporarily stores the calculation value for N multi-frames, i.e.
CRC code maintenance memory 14 that maintains the CRC code
, a CRC code string bit selection circuit 15 that selects the CRC code bits output from the CRC code maintenance memory 14 according to the frame number, and a data CRC code multiplexer that inserts the selected CRC code bits into the main data string. a circuit 16; a CRC calculation initialization circuit 17 that initializes the CRC calculation circuit 12;
Multi-frame counter 18 , CRC calculation value saving gate circuit 19 , CRC code maintenance gate circuit 20 , CRC calculation value saving memory address counter 21 , CRC code maintenance memory address counter 22 , and address selection circuit 23 It is composed of.
このように構成されたCRC符号生成回路に対
して、第２図のフオーマツトに見られるように、
CRC符号がデータに挿入される。説明の便宜上、
データ信号をＮマルチフレーム構成とし、収容回
線数ｍ、CRC生成多項式の次数をｎとし、フレ
ーム内ビツト割当てを図に示すように設定した。
CRC符号の挿入は、フレーム内第２ビツトから
第ｍ＋１ビツトの間に、CRC符号保守用メモリ
アドレスカウンタ２２を使つてCRC符号保守用
メモリのアドレスを回線１から回線ｍに対応する
アドレスに変化させ、各回線のCRC符号を順次
抽出する。そして、CRC符号列ビツト選択回路
１５により、挿入するフレーム番号に従つて各回
線の挿入CRC符号ビツトを選択し、データCRC
符号多重処理１６により挿入する。なお、第２図
において、STi（ｉ＝１〜ｍ）は第ｉ回線のステ
ータスビツト、CHi（ｉ＝１〜ｍ）は第ii回線、ei 1
〜ei o（ｉ＝１〜ｍ）は第ｉ回線のCRC符号を示す。
そして(c)のei 1は(a)のＮ−ｎ＋１フレーム目の(b)に
示すSTiのビツトの位置に入り、またei oは(a)のＮ
フレーム目の(b)のSTiのビツトの位置に入る。 For the CRC code generation circuit configured in this way, as shown in the format of Figure 2,
A CRC code is inserted into the data. For convenience of explanation,
The data signal had an N multi-frame configuration, the number of accommodated lines was m, the order of the CRC generation polynomial was n, and the intra-frame bit allocation was set as shown in the figure.
To insert the CRC code, between the second bit and the (m+1)th bit in the frame, the CRC code maintenance memory address counter 22 is used to change the address of the CRC code maintenance memory from line 1 to the address corresponding to line m. , sequentially extracts the CRC code of each line. Then, the CRC code string bit selection circuit 15 selects the CRC code bits to be inserted for each line according to the frame number to be inserted, and selects the data CRC bits.
It is inserted by code multiplexing processing 16. In addition, in FIG. 2, ST i (i=1 to m) is the status bit of the i-th line, CH i (i=1 to m) is the status bit of the ii-th line, and e i 1
~e i o (i=1 to m) indicates the CRC code of the i-th line.
Then, e i 1 in (c) enters the bit position of STi shown in (b) in the N-n+1st frame of (a), and e i o is N in (a).
Enter the bit position of STi in frame number (b).
以下第１図の構成にもとづき、第３図のタイム
チヤートを参照してその動作を説明する。まず、
直並列変換回路１１を通つて、入力直列信号が
CRC生成多項式の次数ｎ、即ち、CRC符号ビツ
ト数に変換された並列データと、CRC演算値退
避用メモリ１３から出力される１サイクル前迄の
CRC演算値とを使つて、新たなCRC演算回路１
２により演算された値はCRC演算値退避用メモ
リ１３のなかのその回線が割当てられたアドレス
領域に記憶される。また、第Ｎフレームの各回線
の最終演算値、即ち、CRC符号はその演算直後
にCRC符号保守用メモリ１４に記憶される。但
し、第１フレーム目の各回線の最初の演算の時
は、CRC演算をスタートすると初期化（オール
Ｏ）を与えるCRC演算初期化パルスP1をCRC演
算初期化回路１７に送出することにより、CRC
演算値退避用メモリ１３からの演算値をクリアし
て、各回線の第１回目の演算を行なう。なお、第
３図のタイムチヤートにおいて、図ａはＮマルチ
フレーム構成のデータ信号、ｂはマルチフレーム
カウンタ１８のカウント値、ｃは第１フレームの
信号構成、ｄはCRC演算値退避用メモリ１３の
アドレス値、そしてｅにCRC符号保守用メモリ
１４のアドレス値を示している。 The operation will be described below based on the configuration of FIG. 1 and with reference to the time chart of FIG. 3. first,
The input serial signal passes through the serial/parallel conversion circuit 11.
The degree n of the CRC generation polynomial, that is, the parallel data converted to the number of CRC code bits and the data up to one cycle before output from the CRC calculation value saving memory 13.
Create a new CRC calculation circuit 1 using the CRC calculation value.
The value calculated in step 2 is stored in the address area assigned to the line in the CRC calculation value saving memory 13. Further, the final calculated value of each line of the Nth frame, that is, the CRC code, is stored in the CRC code maintenance memory 14 immediately after the calculation. However, at the time of the first calculation of each line in the first frame, by sending the CRC calculation initialization pulse P 1 that initializes (all O) when starting the CRC calculation to the CRC calculation initialization circuit 17, CRC
The calculated values from the calculated value saving memory 13 are cleared and the first calculation for each line is performed. In the time chart shown in FIG. 3, a shows the data signal of N multi-frame configuration, b shows the count value of the multi-frame counter 18, c shows the signal structure of the first frame, and d shows the data signal of the CRC calculation value saving memory 13. The address value and the address value of the CRC code maintenance memory 14 are shown in e.
第４図は、第１図の実施例において生成多項式
が６次の場合の具体的な構成例を示すブロツク図
である。この回路によれば、第１図における直並
列変換回路１１は６段のシフトレジスタ１１′−
１とラツチ回路１１′−２とにより構成される。
また、CRC演算回路１２は排他的論理和ゲート
群１２′により実現することができる。なお、ゲ
ート回路１９および２０には、それぞれの前段に
レジスタ１９′および２０′が設けられているが、
その他の機能においては第１図と同じ符号により
示すごとく相違はない。 FIG. 4 is a block diagram showing a specific configuration example when the generating polynomial is of degree 6 in the embodiment of FIG. 1. According to this circuit, the serial-to-parallel conversion circuit 11 in FIG. 1 has six stages of shift registers 11'--
1 and a latch circuit 11'-2.
Further, the CRC calculation circuit 12 can be realized by an exclusive OR gate group 12'. Note that the gate circuits 19 and 20 are provided with registers 19' and 20' at their respective front stages;
There is no difference in other functions as indicated by the same reference numerals as in FIG.
以上の説明により明らかなように、本発明によ
れば、多重回線データの各回線に対してCRC演
算を時分割的に多重処理し、その演算値および
CRC符号を一時保守する素子としてリード／ラ
イトメモリを用いることにより、回線数の増加に
よるもハードウエアの規模を大きくすることな
く、経済性を向上することのできる点において得
られる効果は大きい。
As is clear from the above description, according to the present invention, CRC calculations are time-divisionally multiplexed for each line of multiline data, and the calculated value and
By using a read/write memory as an element that temporarily maintains the CRC code, a great effect can be obtained in that economical efficiency can be improved without increasing the scale of the hardware even when the number of lines increases.
第１図は本発明による実施例の構成を示すブロ
ツク図、第２図は、第１図の実施例に適用される
信号のフレーム構成を示すフオーマツト、第３図
は、第１図の実施例の動作を説明するためのタイ
ムチヤート、第４図は、第１図の実施例において
生成多項式が６次の場合の具体的な構成例を示す
ブロツク図、第５図は従来の一般的CRC符号伝
送方式における単一回線の場合に適用されるフレ
ーム構成のフオーマツト、第６図は、第５図のフ
レーム構成が適用される従来のCRC符号生成回
路の基本構成を生成多項式が６次の場合を例に挙
げて示す回路図である。
図において、１１は直並列変換回路、１２は
CRC演算回路、１３はCRC演算値退避用メモリ、
１４はCRC符号保守用メモリ、１５はCRC符号
列ビツト選択回路、１６はデータCRC符号多重
回路、１７はCRC演算初期化回路、１８はマル
チフレームカウンタ、１９はCRC演算値退避用
ゲート回路、２０はCRC符号保守用ゲート回路、
２１はCRC演算値退避用メモリアドレスカウン
タ、２２はCRC符号保守用メモリアドレスカウ
ンタ、２３はアドレス選択回路である。
FIG. 1 is a block diagram showing the configuration of an embodiment according to the present invention, FIG. 2 is a format showing a signal frame structure applied to the embodiment of FIG. 1, and FIG. 3 is a block diagram of the embodiment of FIG. 1. 4 is a block diagram showing a specific configuration example when the generating polynomial is 6th degree in the embodiment of FIG. 1, and FIG. 5 is a conventional general CRC code. Figure 6 shows the basic configuration of a conventional CRC code generation circuit to which the frame configuration shown in Figure 5 is applied when the generation polynomial is of degree 6. FIG. 3 is a circuit diagram shown by way of example. In the figure, 11 is a serial-to-parallel conversion circuit, and 12 is a
CRC calculation circuit, 13 is memory for saving CRC calculation value,
14 is a CRC code maintenance memory, 15 is a CRC code string bit selection circuit, 16 is a data CRC code multiplexing circuit, 17 is a CRC calculation initialization circuit, 18 is a multi-frame counter, 19 is a gate circuit for saving the CRC calculation value, 20 is a gate circuit for CRC code maintenance,
21 is a memory address counter for saving the CRC calculation value, 22 is a memory address counter for maintaining the CRC code, and 23 is an address selection circuit.
Claims (1)
み、CRC生成多項式の次数にデータ列を並列変
換する直並列変換回路と、その並列データと１サ
イクル前までのCRC演算値を排他的論理和処理
してCRC演算値を出力するCRC演算回路と、そ
の新たなCRC演算値を回線毎に記憶すると共に
この記憶した演算値を前記１サイクル前までの
CRC演算値として前記CRC演算回路に送るCRC
演算値退避用メモリと、各回線の第１回の演算に
先立つて前記CRC演算値退避用メモリからの演
算値をクリアするCRC演算初期化回路と、マル
チフレーム分のCRC演算値となるCRC符号を記
憶するCRC符号保守用メモリと、各回線のCRC
符号ビツトを選択するCRC符号列ビツト選択回
路と、選択されたCRC符号ビツトをデータ列に
挿入するためのデータ／CRC符号多重回路と、
前記CRC演算値退避用メモリ、CRC符号保守用
メモリ及びCRC符号列ビツト選択回路をそれぞ
れ制御するCRC演算値退避用メモリアドレスカ
ウンタ、CRC符号保守用メモリアドレスカウン
タおよびマルチフレームカウンタとからなる時分
割多重処理型CRC符号生成回路。1. A serial/parallel conversion circuit that takes in multiplexed data strings from multiple lines and converts the data strings into parallel data to the degree of the CRC generation polynomial, and performs exclusive OR processing on the parallel data and the CRC calculation value up to one cycle before. A CRC calculation circuit that outputs a CRC calculation value, stores the new CRC calculation value for each line, and stores this stored calculation value up to the previous cycle.
CRC sent to the CRC calculation circuit as a CRC calculation value
A memory for saving calculated values, a CRC calculation initialization circuit that clears the calculated values from the memory for saving CRC calculation values prior to the first calculation of each line, and a CRC code that becomes the CRC calculation value for multiple frames. CRC code maintenance memory for storing CRC code and CRC code for each line.
a CRC code string bit selection circuit for selecting code bits; a data/CRC code multiplexing circuit for inserting the selected CRC code bits into the data string;
Time-division multiplexing consisting of a memory address counter for saving a CRC operation value, a memory address counter for maintaining a CRC code, and a multi-frame counter that respectively control the memory for saving the CRC operation value, the memory for maintaining the CRC code, and the CRC code string bit selection circuit. Processing type CRC code generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17041084A JPS6149534A (en) | 1984-08-17 | 1984-08-17 | Multiprocessing type crc code generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17041084A JPS6149534A (en) | 1984-08-17 | 1984-08-17 | Multiprocessing type crc code generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149534A JPS6149534A (en) | 1986-03-11 |
| JPH0347785B2 true JPH0347785B2 (en) | 1991-07-22 |
Family
ID=15904405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17041084A Granted JPS6149534A (en) | 1984-08-17 | 1984-08-17 | Multiprocessing type crc code generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149534A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164630A (en) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | Crc circuit |
| JPH04104619A (en) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | Error check code generator and transmission error detector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768944A (en) * | 1980-10-17 | 1982-04-27 | Fujitsu Ltd | Crc operating system |
| JPS57188158A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Parity bit addition circuit |
-
1984
- 1984-08-17 JP JP17041084A patent/JPS6149534A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768944A (en) * | 1980-10-17 | 1982-04-27 | Fujitsu Ltd | Crc operating system |
| JPS57188158A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Parity bit addition circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149534A (en) | 1986-03-11 |
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