JPH0347776B2 - - Google Patents
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- JPH0347776B2 JPH0347776B2 JP58037499A JP3749983A JPH0347776B2 JP H0347776 B2 JPH0347776 B2 JP H0347776B2 JP 58037499 A JP58037499 A JP 58037499A JP 3749983 A JP3749983 A JP 3749983A JP H0347776 B2 JPH0347776 B2 JP H0347776B2
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- dfet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はGaAs論理集積回路に関するものであ
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうちGaAsIC実現
上最も重要なFETとしてはシヨツトキーゲート
型FET（MESFET）を用いるがこれには大別し
て２種類ある。すなわちノーマリオン型FETと
ノーマリオフ型FETである。前者はゲート電圧
がソース電極に対し零の時ドレイン・ソース間が
導通状態にあり、デプレシヨン型とも呼ばれ、後
者は、ゲート電圧零の時非導通状態にありエンハ
ンスメント型とも呼称されている。以下、ノーマ
リオン型FETをDFET、ノーマリオフ型FETを
EFETと呼ぶ。DFETを基本FETとした回路が
BFL，SDFLでありEFETを基本FETとした回路
がDCFLである。第１図にBEL、第２図に
SDFL、第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１（１１1〜１１4）と負荷となるDFET
１２を直列に配し、入力信号VINを反転させる。
この反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロアDFET１３、シヨツト
キーダイオード１４（１４1〜１４2）および電流
源としてのDFET１５からなるレベルシフト回路
を設けている。このレベルシフト回路には電流源
としてのDFET１５によつて常に電流が流れてお
り従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行う。即ち、論理ゲート用シヨツトキーダイ
オード２３（２３1，２３2）、レベルシフト用シ
ヨツトキーダイオード２４および電流源用DFET
２５により入力部レベルシフト回路を構成して、
インバータのドライバEFET２１を動作させる信
号レベルを得ている。これはBFLのソースフオ
ロワFETに相当するFETがないこと、論理ゲー
トとしてBFLのようにFET群１１を使わずにシ
ヨツト−ダイオード２３を用いていることのため
にBFLに比べ消費電力は小さくなるが、しかし
やはりレベルシフトのために電力を消費せざるを
得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べて動作速度はやや遅いという傾向が
ある。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSi ICの
例をそのまま適用したもので、GaAsの場合Siに
比べて熱伝導率が小さいということもあつて、そ
の上限はSiに比べて低い可能性もある。そこで、
数1000ゲート規模以上のGaAsLSIを実現しよう
とすれば、ゲート当りの消費電力は数100μW以
下にする必要がある。BFLやSDFLでこれを実現
するのは無理であるし、DCFLを用いても、困難
を伴なうことが予想される。またDCFLの場合、
集積度大きくなつた時増大する負荷のために動作
速度の遅りなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。 以上のように、高速性を保ちながらなおかつ、
LSIレベルの集積度をGaAsICで実現しようとす
ると、現在知られている回路構成では極めて困難
を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン、
オフさせ、擬似相補型の動作を行わせる。具体的
にはドライバとしてのEFET（第１のGaAsFET）
と負荷としてのDFET（第２のGaAsFET）の間
にレベルシフト用のシヨツトキーGaAsダイオー
ドを１個以上介在させると共に、入力信号により
制御されて所定の制御電源を第２のGaAsFETの
ゲートに選択的に供給するDFET（第３の
GaAsFET）を設ける。そして、各素子特性およ
び各部の電位関係を選択することにより、入力
信号が高レベルで第１のGaAsEFETがオンとな
るとき、第３のGaAsFETをオンにして第２の
GaAsFETにそのゲート・ソース間電圧がピンチ
オフ電圧以下となるような制御電源を与えてこれ
をオフにする。また入力信号が低レベルで第１
のGaAsFETがオフとなるとき、第３の
GaAsFETをオフにして第２のGaAsFETのゲー
トを浮遊状態として、これをオンにする。シヨツ
トキーゲート型のDFETでは、ゲートを浮遊状態
に保つてドレイン・ソース間に電圧を与えたと
き、ゲートはソース電位より高い一定の電位にセ
ルフバイアスされてドレイン・ソース間に電流が
流れることは実験的にも確認されている。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行わせる。この結果、ドライバFETがオ
ンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。従つて本発明によれば、低消費電力でか
つ高速動作が可能なGaAsLSIを実現することが
できる。 〔発明の実施例〕 次に本発明を、実施例を示しながら具体的に説
明する。第５図に一実施例の回路を示す。ドライ
バとなるEFET５１と負荷となるDFET５２を主
電源（VDD）と接地間に直列接続してインバータ
を構成するのが基本である。EFET５１のドレイ
ンDFET５２のソース間にはレベルシフト用のシ
ヨツトキーGaAsダイオード５４（５４1，５４2）
を設けている。負荷としてのDFET５２のゲート
は、DFET５３を介して制御電源VSに接続して
いる。制御電源VSはこれがゲートに印加された
ときDFET５２がオフになる値に設定されてい
る。入力信号VINはシヨツトキーGaAsダイオー
ド５５を介してEFET５１のゲートに供給される
と同時に、DFET５３のゲートにも直接供給され
るようになつている。出力信号（VOUT）はEFET
５１のドレインから取出される。 この基本ゲート回路の動作は基本的には次のよ
うに説明できる。入力VINが高レベルVHであると
ドライバのEFET５１はオン（導通状態）とな
る。このときDFET５３もオンとなり、そのため
負荷のDFET５２のゲートには制御電源電圧VS
が印加される。このときVH＞VS＋VP2である。
VP2はDFET５３のピンチオフ電圧である。一方
EFET５１がオンのためそのドレイン電極はほぼ
接地電位となる。この時DFET５２がオフ（非導
通状態）なら、出力端はほぼ接地電位で低レベル
状態が定常となる。もしDFET５２がオンならシ
ヨツトキーダイオード５４を通して主電源
（VDD）より電流が流れ、DFET５２のソース電
極はEFET５１のドレイン電極に比べ、シヨツト
キーダイオード５４の立上り電圧分（２×VD）
だけ高電位となる。そこで制御電源VSをこの時
のDFET５２のソース電位からDFET５２のピン
チオフ電圧｜VP1｜を差し引いた値より小さくし
ておくと、DFET５２はOFF状態に移行する。
このときVS＜2VD＋VP1が条件である。故に
DFET５２の過去の状態によらず、出力信号VOUT
は低レベル状態VL≒０に落ち着く。 この時、DFET５２がオフなので主電源VDDか
ら流れ出す電流は零又は極めて少なく一方、制御
電源VSはDFET５２のゲートに電位VSを与える
だけで電流はほとんど流れない。入力信号の高レ
ベル電位VHは、シヨツトキーダイオード５５を
介してEFET５１のゲートに印加されており、そ
のゲート電圧はEFETのクランプ電圧（ゲートか
ら電流がFETチヤネルに向つて流れ出すゲート
電圧）より低いので、EFET５１のゲートには電
流は流れない。入力信号は同じくDFET５３のゲ
ートにも印加されているが、VSがVDDと接地電位
の中間の値であるため、ゲート電位はクランプ電
圧より低くでき、電流は流れない。結局、回路中
どこでも電流はほとんど流れておらず極めて消費
電力の小さい状態である。 次に入力信号VINが低レベルVLであると、
EFET５１はオフ、DFET５３はオフとなる。た
だしDFET５３がオフであるためには VL＜VS＋VP2 が成立していなければならない。DFET５３がオ
フになつた結果、DFET５２のゲート電極はほぼ
無限大の抵抗を通して接続されることになる。こ
れは、DFET５２のゲート電極の電位が決定され
ず、いわば浮遊状態になつてしまうことを意味す
る。このような状態においてはノーマリオン型の
FETではオン状態になることが、先に述べたご
とく実験的にも確かめられている。このため
DFET５２のソース電位はほぼVDDとなり、出力
信号VOUTは高レベルVHとなる。ここで VH≒VDD−2VD である。この状態で、DFET５３、EFET５１と
もにオフであり出力端は次段の論理ゲート入力端
に接続されているので電流はほとんど流れず、従
つて回路中どこも電流はほとんど流れず極めて消
費電力の小さい状態である。 以上のように、本回路は入力が低レベルのとき
出力は高レベルとなり、入力が高レベルのとき出
力は低レベルとなるインバータとしての動作を示
す。しかも入力がいずれの状態でも回路の消費電
力は極めて小さい。これはDFET５２とEFET５
１の状態が一方がオンのとき他方がオフになると
いういわば相補型回路と同様の振舞いをするため
である。しかもこのような相補型回路的動作をす
るため、負荷のDFET５２の電流容量を大きくす
ることができ、これにより駆動能力を大きくする
ことができる。 以上の動作をするためには、少なくとも次の条
件を満たす必要があることが示された。すなわち
必要条件として次の(1)〜(5)がある。 VH＞VS＋VP2 (1) VS＜2VD＋VP1 (2) VL≒０ (3) VL＜VS＋VP2 (4) VH≒VDD−2VD (5) さらに、入力信号がVH，VLでそれぞれEFET
５１がオン、オフとなることを暗に認めて議論し
ていたが、その十分条件は Vth＋VD＜VH＜Vcl＋VD (6) VL＜Vth (7) である。ここに、VthはEFET５１のスレシユホ
ールド電圧、VclはEFET５１のクランプ電圧で
ある。 そこで例えば VP1＝−0.5V，VP2＝−0.5V，VD＝0.8V VDD＝3V，VS＝1V，Vcl＝0.7V Vth＝0.2V とすれば、上記(1)〜(7)式すべてを満たすことがで
きて、本回路の目的とする動作をさせる必要十分
条件が成立したことになる。 次に上記動作条件を考慮して本回路を試作しそ
の反転動作を確認した実施例につき説明する。 FET、シヨツトキダイオード用の活性層の形
成は、Crドープ半絶縁性GaAs基板への28Si+の直
接選択イオン注入により行なつた。注入条件は第
１表に示す通りである。またデバイスの寸法は第
２表の示すように設定した。このあと、AsH3
（１％）＋Arの雰囲気下で850℃、15分間のキヤツ
プレスアニールを行なつた。 【表】 【表】 次に、AuGeオーミツク電極を形成しこのあと
FETのシヨツトキーゲート電極、シヨツトキダ
イオードのシヨツトキー電極としてPtを蒸着し
400℃のシンタ処理を用いてFETのピンチオン電
圧、スレツシユホールド電圧の制御を行ない、
EFETのスレツシユホールド電圧を0.2V、DFET
のピンチオフ電圧を−0.5Vに設定した。 こうして得られた回路につき、VDD＝3V、VS
＝1Vに設定して入力−出力のトランスフアーカ
ーブを求めたところ第６図のようになつた。６１
が入出力特性である。この図から入力の低レベル
状態は点６２、高レベル状態は点６３となること
がわかり、本回路がインバータ動作をすることが
確認された。ちなみに消費電力は入力低レベル状
態で3μW、入力高レベル状態で5μWと極めて小
さい事が確認された。従つて本発明回路を基本と
する論理回路を用いれば、数1000ゲート以上の
GaAsICを実現することが可能となり、消費電力
の制限に起因する従来の基本論理回路を用いた
GaAsICの集積限界（〜1000ゲート）を打破する
ことができる。 従来、GaAsFETはシヨツトキーゲート型FET
（MESFET）しか現実的でないために、Siの場合
のようにMOS型FETを作りｐ−チヤンネル型と
ｎ−チヤネル型のFETの両方を組み合わせて実
現できるCMOS型の超低消費電力の回路構成の
実現が無理だと考えられていたが、本発明による
回路上の工夫によりMESFETを用いても擬似的
にSi−CMOS回路のような相補型動作が可能であ
ることが示されたわけで、GaAsICのVLSI化に
寄与するところは極めて大きい。 上記実施例はGaAsICに適用したものであるが
MESFETだけを構成FETとしている点から、他
の半導体材料例えばInP，Siを用いた回路に適用
しても有効であることは言うまでもない。 また上記実施例において制御電源（VS）は外
部から供給したが、主電源（VDDに比べ、常に ０＜VS＜VDD という関係があるので、IC内部で例えばシヨツ
トキダイオードにより電圧を落とすことでVDDを
用いてVSを作ることが可能であり、これにより
IC外部からは単一電源動作のようにして動作さ
せることも可能である。 本発明の回路は、電源電圧VDD，VS、シヨツト
キダイオード５４の個数、DFET５２，５３のピ
ンチオフ電圧、EFET５１のスレツシユホールド
電圧を変えることで論理振幅を大きくすることも
でき、TTLコンパテイブルのレベルで動作させ
ることも可能であり、GaAsICと他の回路のイン
ターフエース問題を解決できるという長所もあわ
せもつている。また、ラインドライブなどのた
め、ドライブ能力を増したい時は、DFET５２，
EFET５１のゲート幅を大きくすればよく、それ
にもかかわらず相補型動作のために消費電力が大
きくならないという利点も持つ。実際のLSI内部
では内部ゲートに課せられる負荷は極めて大きく
なり高速性の維持のために論理ゲートのドライブ
能力を増す必要が出てくるが、それを行なうと従
来回路では消費電力が大きくなり限度があつた。
本発明回路は、相補型動作をするため消費電力が
小さく、しかもドライブ能力を増すことのできる
余裕が大きい。従つて負荷条件付でゲート遅延、
消費電力積という指標で評価すれば従来回路に比
べて極めて優位である。
る。 〔発明の技術的背景とその問題点〕 従来GaAs論理集積回路（以下GaAsICと略称）
の回路構成法としては、BFL（Buffered FET
Logic），SDFL（Schottky Diode FET Logic）
又はDCFL（Direct Coupled FET Logic）と呼
ばれるものが知られ各所で精力的な研究開発が行
なわれている。回路の構成要素には、FET、ダ
イオード、抵抗等がある。このうちGaAsIC実現
上最も重要なFETとしてはシヨツトキーゲート
型FET（MESFET）を用いるがこれには大別し
て２種類ある。すなわちノーマリオン型FETと
ノーマリオフ型FETである。前者はゲート電圧
がソース電極に対し零の時ドレイン・ソース間が
導通状態にあり、デプレシヨン型とも呼ばれ、後
者は、ゲート電圧零の時非導通状態にありエンハ
ンスメント型とも呼称されている。以下、ノーマ
リオン型FETをDFET、ノーマリオフ型FETを
EFETと呼ぶ。DFETを基本FETとした回路が
BFL，SDFLでありEFETを基本FETとした回路
がDCFLである。第１図にBEL、第２図に
SDFL、第３図にDCFLの回路構成を示す。 第１図のBFLにおいては、ドライバとなる
DFET１１（１１1〜１１4）と負荷となるDFET
１２を直列に配し、入力信号VINを反転させる。
この反転した信号レベルは、次段の入力ゲートが
DFETで構成されているためそのままでは使え
ず、レベルシフトを行なう必要がある。そのため
出力段に、ソースフオロアDFET１３、シヨツト
キーダイオード１４（１４1〜１４2）および電流
源としてのDFET１５からなるレベルシフト回路
を設けている。このレベルシフト回路には電流源
としてのDFET１５によつて常に電流が流れてお
り従つて消費電力は大きい。 第２図に示すSDFLにおいては、DFET２１を
ドライバ、DFET２２を負荷としてインバータを
構成するが、その入力部で入力信号のレベルシフ
トを行う。即ち、論理ゲート用シヨツトキーダイ
オード２３（２３1，２３2）、レベルシフト用シ
ヨツトキーダイオード２４および電流源用DFET
２５により入力部レベルシフト回路を構成して、
インバータのドライバEFET２１を動作させる信
号レベルを得ている。これはBFLのソースフオ
ロワFETに相当するFETがないこと、論理ゲー
トとしてBFLのようにFET群１１を使わずにシ
ヨツト−ダイオード２３を用いていることのため
にBFLに比べ消費電力は小さくなるが、しかし
やはりレベルシフトのために電力を消費せざるを
得ない。 第３図に示すDCFLにおいては、ドライバに
EFET３１を用い、負荷にDFET３２を用いる。
このため出力信号VOUTのレベルは次段のゲート
を動作させることができ、入力信号VINとレベル
コンパテイブルにすることができる。従つて、
BFLやSDFLの場合のようなレベルシフト回路が
不要でそれだけ低消費電力で動作させることがで
きる。その反面、EFETをドライバとしているた
め、低レベルを出力するためには負荷のDFETと
してドライバより電流容量の小さいものを用いな
ければならず、従つてドライブ能力にかけ、動作
速度がやや遅くなるという難点がある。 第４図に、現在まで報告されている各種論理集
積回路のゲート当り遅延時間と消費電力の関係を
示す。GaAsではDCFLが最も低消費電力である
ことが明らかであるが、DFETを用いるBFLや
SDFLに比べて動作速度はやや遅いという傾向が
ある。 ところでGaAsICの高集積化を考えた場合、IC
の放熱条件を考えると１チツプ当り1W程度と考
えるのが、実用上の上限である。これはSi ICの
例をそのまま適用したもので、GaAsの場合Siに
比べて熱伝導率が小さいということもあつて、そ
の上限はSiに比べて低い可能性もある。そこで、
数1000ゲート規模以上のGaAsLSIを実現しよう
とすれば、ゲート当りの消費電力は数100μW以
下にする必要がある。BFLやSDFLでこれを実現
するのは無理であるし、DCFLを用いても、困難
を伴なうことが予想される。またDCFLの場合、
集積度大きくなつた時増大する負荷のために動作
速度の遅りなり方が激しいという問題がある。こ
れはDCFLのドライブ能力の小ささに起因してい
る。 以上のように、高速性を保ちながらなおかつ、
LSIレベルの集積度をGaAsICで実現しようとす
ると、現在知られている回路構成では極めて困難
を伴なうことがわかる。 〔発明の目的〕 本発明は、これら従来のGaAsIC回路構成の欠
点に鑑みなされたもので、ゲート当りの消費電力
が小さく、なおかつ負荷増大にも耐えうるドライ
ブ能力の大きな基本ゲート回路構成を提供するこ
とを目的とする。 〔発明の概要〕 本発明は、ドライバとしてEFET、負荷として
DFETを用いたインバータ回路を基本とし、その
負荷用DFETを入力信号によつて制御してオン、
オフさせ、擬似相補型の動作を行わせる。具体的
にはドライバとしてのEFET（第１のGaAsFET）
と負荷としてのDFET（第２のGaAsFET）の間
にレベルシフト用のシヨツトキーGaAsダイオー
ドを１個以上介在させると共に、入力信号により
制御されて所定の制御電源を第２のGaAsFETの
ゲートに選択的に供給するDFET（第３の
GaAsFET）を設ける。そして、各素子特性およ
び各部の電位関係を選択することにより、入力
信号が高レベルで第１のGaAsEFETがオンとな
るとき、第３のGaAsFETをオンにして第２の
GaAsFETにそのゲート・ソース間電圧がピンチ
オフ電圧以下となるような制御電源を与えてこれ
をオフにする。また入力信号が低レベルで第１
のGaAsFETがオフとなるとき、第３の
GaAsFETをオフにして第２のGaAsFETのゲー
トを浮遊状態として、これをオンにする。シヨツ
トキーゲート型のDFETでは、ゲートを浮遊状態
に保つてドレイン・ソース間に電圧を与えたと
き、ゲートはソース電位より高い一定の電位にセ
ルフバイアスされてドレイン・ソース間に電流が
流れることは実験的にも確認されている。 〔発明の効果〕 本発明に係る回路は、上述のようにドライバ
FETがオンのとき負荷FETがオフ、ドライバ
FETがオフのとき負荷FETがオンという相補型
動作を行わせる。この結果、ドライバFETがオ
ンのときも貫通電流が流れることはない。また
DCFLと異なり、負荷FETの電流容量を大きくで
きるから、ドライバFETがオフのときに次段に
十分な負荷電流を供給できるドライブ能力を持た
せ得る。従つて本発明によれば、低消費電力でか
つ高速動作が可能なGaAsLSIを実現することが
できる。 〔発明の実施例〕 次に本発明を、実施例を示しながら具体的に説
明する。第５図に一実施例の回路を示す。ドライ
バとなるEFET５１と負荷となるDFET５２を主
電源（VDD）と接地間に直列接続してインバータ
を構成するのが基本である。EFET５１のドレイ
ンDFET５２のソース間にはレベルシフト用のシ
ヨツトキーGaAsダイオード５４（５４1，５４2）
を設けている。負荷としてのDFET５２のゲート
は、DFET５３を介して制御電源VSに接続して
いる。制御電源VSはこれがゲートに印加された
ときDFET５２がオフになる値に設定されてい
る。入力信号VINはシヨツトキーGaAsダイオー
ド５５を介してEFET５１のゲートに供給される
と同時に、DFET５３のゲートにも直接供給され
るようになつている。出力信号（VOUT）はEFET
５１のドレインから取出される。 この基本ゲート回路の動作は基本的には次のよ
うに説明できる。入力VINが高レベルVHであると
ドライバのEFET５１はオン（導通状態）とな
る。このときDFET５３もオンとなり、そのため
負荷のDFET５２のゲートには制御電源電圧VS
が印加される。このときVH＞VS＋VP2である。
VP2はDFET５３のピンチオフ電圧である。一方
EFET５１がオンのためそのドレイン電極はほぼ
接地電位となる。この時DFET５２がオフ（非導
通状態）なら、出力端はほぼ接地電位で低レベル
状態が定常となる。もしDFET５２がオンならシ
ヨツトキーダイオード５４を通して主電源
（VDD）より電流が流れ、DFET５２のソース電
極はEFET５１のドレイン電極に比べ、シヨツト
キーダイオード５４の立上り電圧分（２×VD）
だけ高電位となる。そこで制御電源VSをこの時
のDFET５２のソース電位からDFET５２のピン
チオフ電圧｜VP1｜を差し引いた値より小さくし
ておくと、DFET５２はOFF状態に移行する。
このときVS＜2VD＋VP1が条件である。故に
DFET５２の過去の状態によらず、出力信号VOUT
は低レベル状態VL≒０に落ち着く。 この時、DFET５２がオフなので主電源VDDか
ら流れ出す電流は零又は極めて少なく一方、制御
電源VSはDFET５２のゲートに電位VSを与える
だけで電流はほとんど流れない。入力信号の高レ
ベル電位VHは、シヨツトキーダイオード５５を
介してEFET５１のゲートに印加されており、そ
のゲート電圧はEFETのクランプ電圧（ゲートか
ら電流がFETチヤネルに向つて流れ出すゲート
電圧）より低いので、EFET５１のゲートには電
流は流れない。入力信号は同じくDFET５３のゲ
ートにも印加されているが、VSがVDDと接地電位
の中間の値であるため、ゲート電位はクランプ電
圧より低くでき、電流は流れない。結局、回路中
どこでも電流はほとんど流れておらず極めて消費
電力の小さい状態である。 次に入力信号VINが低レベルVLであると、
EFET５１はオフ、DFET５３はオフとなる。た
だしDFET５３がオフであるためには VL＜VS＋VP2 が成立していなければならない。DFET５３がオ
フになつた結果、DFET５２のゲート電極はほぼ
無限大の抵抗を通して接続されることになる。こ
れは、DFET５２のゲート電極の電位が決定され
ず、いわば浮遊状態になつてしまうことを意味す
る。このような状態においてはノーマリオン型の
FETではオン状態になることが、先に述べたご
とく実験的にも確かめられている。このため
DFET５２のソース電位はほぼVDDとなり、出力
信号VOUTは高レベルVHとなる。ここで VH≒VDD−2VD である。この状態で、DFET５３、EFET５１と
もにオフであり出力端は次段の論理ゲート入力端
に接続されているので電流はほとんど流れず、従
つて回路中どこも電流はほとんど流れず極めて消
費電力の小さい状態である。 以上のように、本回路は入力が低レベルのとき
出力は高レベルとなり、入力が高レベルのとき出
力は低レベルとなるインバータとしての動作を示
す。しかも入力がいずれの状態でも回路の消費電
力は極めて小さい。これはDFET５２とEFET５
１の状態が一方がオンのとき他方がオフになると
いういわば相補型回路と同様の振舞いをするため
である。しかもこのような相補型回路的動作をす
るため、負荷のDFET５２の電流容量を大きくす
ることができ、これにより駆動能力を大きくする
ことができる。 以上の動作をするためには、少なくとも次の条
件を満たす必要があることが示された。すなわち
必要条件として次の(1)〜(5)がある。 VH＞VS＋VP2 (1) VS＜2VD＋VP1 (2) VL≒０ (3) VL＜VS＋VP2 (4) VH≒VDD−2VD (5) さらに、入力信号がVH，VLでそれぞれEFET
５１がオン、オフとなることを暗に認めて議論し
ていたが、その十分条件は Vth＋VD＜VH＜Vcl＋VD (6) VL＜Vth (7) である。ここに、VthはEFET５１のスレシユホ
ールド電圧、VclはEFET５１のクランプ電圧で
ある。 そこで例えば VP1＝−0.5V，VP2＝−0.5V，VD＝0.8V VDD＝3V，VS＝1V，Vcl＝0.7V Vth＝0.2V とすれば、上記(1)〜(7)式すべてを満たすことがで
きて、本回路の目的とする動作をさせる必要十分
条件が成立したことになる。 次に上記動作条件を考慮して本回路を試作しそ
の反転動作を確認した実施例につき説明する。 FET、シヨツトキダイオード用の活性層の形
成は、Crドープ半絶縁性GaAs基板への28Si+の直
接選択イオン注入により行なつた。注入条件は第
１表に示す通りである。またデバイスの寸法は第
２表の示すように設定した。このあと、AsH3
（１％）＋Arの雰囲気下で850℃、15分間のキヤツ
プレスアニールを行なつた。 【表】 【表】 次に、AuGeオーミツク電極を形成しこのあと
FETのシヨツトキーゲート電極、シヨツトキダ
イオードのシヨツトキー電極としてPtを蒸着し
400℃のシンタ処理を用いてFETのピンチオン電
圧、スレツシユホールド電圧の制御を行ない、
EFETのスレツシユホールド電圧を0.2V、DFET
のピンチオフ電圧を−0.5Vに設定した。 こうして得られた回路につき、VDD＝3V、VS
＝1Vに設定して入力−出力のトランスフアーカ
ーブを求めたところ第６図のようになつた。６１
が入出力特性である。この図から入力の低レベル
状態は点６２、高レベル状態は点６３となること
がわかり、本回路がインバータ動作をすることが
確認された。ちなみに消費電力は入力低レベル状
態で3μW、入力高レベル状態で5μWと極めて小
さい事が確認された。従つて本発明回路を基本と
する論理回路を用いれば、数1000ゲート以上の
GaAsICを実現することが可能となり、消費電力
の制限に起因する従来の基本論理回路を用いた
GaAsICの集積限界（〜1000ゲート）を打破する
ことができる。 従来、GaAsFETはシヨツトキーゲート型FET
（MESFET）しか現実的でないために、Siの場合
のようにMOS型FETを作りｐ−チヤンネル型と
ｎ−チヤネル型のFETの両方を組み合わせて実
現できるCMOS型の超低消費電力の回路構成の
実現が無理だと考えられていたが、本発明による
回路上の工夫によりMESFETを用いても擬似的
にSi−CMOS回路のような相補型動作が可能であ
ることが示されたわけで、GaAsICのVLSI化に
寄与するところは極めて大きい。 上記実施例はGaAsICに適用したものであるが
MESFETだけを構成FETとしている点から、他
の半導体材料例えばInP，Siを用いた回路に適用
しても有効であることは言うまでもない。 また上記実施例において制御電源（VS）は外
部から供給したが、主電源（VDDに比べ、常に ０＜VS＜VDD という関係があるので、IC内部で例えばシヨツ
トキダイオードにより電圧を落とすことでVDDを
用いてVSを作ることが可能であり、これにより
IC外部からは単一電源動作のようにして動作さ
せることも可能である。 本発明の回路は、電源電圧VDD，VS、シヨツト
キダイオード５４の個数、DFET５２，５３のピ
ンチオフ電圧、EFET５１のスレツシユホールド
電圧を変えることで論理振幅を大きくすることも
でき、TTLコンパテイブルのレベルで動作させ
ることも可能であり、GaAsICと他の回路のイン
ターフエース問題を解決できるという長所もあわ
せもつている。また、ラインドライブなどのた
め、ドライブ能力を増したい時は、DFET５２，
EFET５１のゲート幅を大きくすればよく、それ
にもかかわらず相補型動作のために消費電力が大
きくならないという利点も持つ。実際のLSI内部
では内部ゲートに課せられる負荷は極めて大きく
なり高速性の維持のために論理ゲートのドライブ
能力を増す必要が出てくるが、それを行なうと従
来回路では消費電力が大きくなり限度があつた。
本発明回路は、相補型動作をするため消費電力が
小さく、しかもドライブ能力を増すことのできる
余裕が大きい。従つて負荷条件付でゲート遅延、
消費電力積という指標で評価すれば従来回路に比
べて極めて優位である。
第１図はBFLと呼ばれるGaAsMESFETを用
いた論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAsMESFETを用いた論理ゲート回
路の回路図、第３図はDCFLと呼ばれる
GaAsMESFETを用いた論理ゲート回路の回路
図、第４図は従来の各種論理回路の速度−消費電
力の領域を示した図、第５図は本発明の一実施例
のGaAsIC用の基本論理回路の回路図、第６図は
第５図の回路を実際に試作して測定した入力−出
力特性を示す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５４1，５４2，５５…シヨツト
キーGaAsダイオード、VDD…主電源、VS…制御
電源。
いた論理ゲート回路の回路図、第２図はSDFLと
呼ばれるGaAsMESFETを用いた論理ゲート回
路の回路図、第３図はDCFLと呼ばれる
GaAsMESFETを用いた論理ゲート回路の回路
図、第４図は従来の各種論理回路の速度−消費電
力の領域を示した図、第５図は本発明の一実施例
のGaAsIC用の基本論理回路の回路図、第６図は
第５図の回路を実際に試作して測定した入力−出
力特性を示す図である。 ５１…EFET（第１のGaAsFET）、５２…
DFET（第２のGaAsFET）、５３…DFET（第３
のGaAsFET）、５４1，５４2，５５…シヨツト
キーGaAsダイオード、VDD…主電源、VS…制御
電源。
Claims (1)
- １ インバータ回路のドライバとなるノーマリオ
フ型の第１のGaAsFETおよび負荷となるノーマ
リオン型の第２のGaAsFETと、これら第１、第
２のGaAsFETの間に介在されたレベルシフト用
のGaAsダイオードと、そのドレイン側を前記第
２のGaAsFETのゲートに接続して前記第１の
GaAsFETのゲートに供給される入力信号により
ゲートを制御されて所定の制御電源を選択的に前
記第２のGaAsFETのゲートに供給するノーマリ
オン型の第３のGaAsFETとを集積し、且つ前記
第１のGaAsFETとレベルシフト用のGaAsダイ
オードとの接続部にインバータ回路の出力端子を
設けるように構成され、前記入力信号が高レベル
のとき前記第１および第３のGaAsFETがオン、
第２のGaAsFETがオフとなり、前記入力信号が
低レベルのとき前記第１および第３のGaAsFET
がオフ、第２のGaAsFETがオンとなるように各
部の電位関係を設定したことを特徴とするGaAs
論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037499A JPS59165524A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037499A JPS59165524A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165524A JPS59165524A (ja) | 1984-09-18 |
| JPH0347776B2 true JPH0347776B2 (ja) | 1991-07-22 |
Family
ID=12499212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037499A Granted JPS59165524A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165524A (ja) |
-
1983
- 1983-03-09 JP JP58037499A patent/JPS59165524A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165524A (ja) | 1984-09-18 |
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