JPH0346931B2 - - Google Patents

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JPH0346931B2
JPH0346931B2 JP4459683A JP4459683A JPH0346931B2 JP H0346931 B2 JPH0346931 B2 JP H0346931B2 JP 4459683 A JP4459683 A JP 4459683A JP 4459683 A JP4459683 A JP 4459683A JP H0346931 B2 JPH0346931 B2 JP H0346931B2
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JP
Japan
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transistor
contact
contacts
capacitor
base
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JP4459683A
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Kei Utsudowaasu Jooji
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPH0346931B2 publication Critical patent/JPH0346931B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H9/00—Details of switching devices, not covered by groups H01H1/00 - H01H7/00
    • H01H9/54—Circuit arrangements not adapted to a particular application of the switching device and for which no provision exists elsewhere
    • H01H9/541—Contacts shunted by semiconductor devices
    • H01H9/542—Contacts shunted by static switch means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H9/00—Details of switching devices, not covered by groups H01H1/00 - H01H7/00
    • H01H9/54—Circuit arrangements not adapted to a particular application of the switching device and for which no provision exists elsewhere
    • H01H9/541—Contacts shunted by semiconductor devices
    • H01H9/542—Contacts shunted by static switch means
    • H01H2009/546—Contacts shunted by static switch means the static switching means being triggered by the voltage over the mechanical switch contacts

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  • Keying Circuit Devices (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Electronic Switches (AREA)
  • Relay Circuits (AREA)
  • Driving Mechanisms And Operating Circuits Of Arc-Extinguishing High-Tension Switches (AREA)
  • Arc-Extinguishing Devices That Are Switches (AREA)

Description

【発明の詳細な説明】 本発明は消弧（アーク抑制）回路に係り、特に
直流回路のスイツチングのための能動的消弧回路
に関する。
最近、例えばリレーのような物理的に小さなス
イツチング・デバイスによつて高電圧直流電流を
制御する必要性が高まつている。しかし、このよ
うな必要性を満たす上での問題は、リレー接点が
開放又は閉成されるときに、接点のはね返りすな
わち接点の開放のために電流が中断することによ
つて生じる放電のために、電極を焼き腐食させる
加熱が生じ、これがリレー接点の溶着及び破壊の
原因となる。この問題又は同様な問題を解決する
ために従来多くの試みがなされている。例えば、
米国特許第4250531号は、誘導性スパイクを制限
するためにスイツチング・トランジスタの電力電
極にまたがつて並列接続されるバリスタを使用す
るスイツチンアーク防止回路を開示している。こ
の方法の欠点は、リレーが実際に電力を制御せず
そのかわりに電力スイツチング・トランジスタに
制御信号を与えるようになつていることである。
消弧間題を解決せんとする別の試みは米国特許第
3912941号に開示されている。この特許には、直
流回路中のアーク低減のための絶縁回路が示され
ている。この回路は、コレクタ及びエミツタが電
源及び負荷に直列に接続されベースが抵抗性ゲー
ト回路を介してスイツチに接続されるトランジス
タを使用している。このトランジスタ・スイツチ
切換接点は負荷から絶縁されており消弧されな
い。さらに、負荷電流がトランジスタ・スイツチ
によつて制限される。アーク問題を解決せんとす
るさらに別の試みは、米国特許第3184619号に開
示されている。この特許には接点雑音抑制器が示
されている。接点が開放されると、電源から供給
される負電位が負荷からしや断される。しかし、
接点のはね返りは消弧ではなく、この特許の装置
は単に接点の不安定な閉成すなわちはね返りに対
する負荷感度を低減するように作用するのみで、
大電流のスイツチングに関連したアークを抑制す
るように作用しない。この特許に開示されている
回路は、基本的に、常閉接点のために構成された
パルス伸長器であり、アークを有効に抑制しな
い。さらに、回路のタイミングは抵抗器によつて
制御され、比較的遅く、接点はね返り効果を打ち
破る迅速な回復を行うことができない。消弧の問
題を解決せんとする別の試みは、米国特許第
3075124号にし示されている。この特許は、電源
と保護されるべき接点との間に直列に接続される
接点保護回路を開示している。この保護回路は能
動デバイスを介してすべての電力を通過させなけ
ればならず、接点の開放時の消弧はほとんど行わ
れない。これは、電荷が能動デバイスに蓄積され
ているからであり、従つて、能動デバイスは電力
レベルが非常に低いとき以外は接点のエネルギを
低減することはできない。
要するに、従来技術は、直流電流回路のスイツ
チングのための消弧の問題を適当に解決すること
ができない。
本発明の目的は、直流電流のスイツチングのた
めの能動的消弧回路を提供することにある。
本発明の別の目的は、直流電流をスイチツチン
グする機械的接点の開放及び閉成の間アークを有
効に抑制する能動的消弧回路を提供することにあ
る。
本発明の別の目的は、従来可能であつたよりも
大きな直流電流を扱うことのできる消弧回路を提
供することにある。
本発明による直流アーク抑制回路（直流消弧回
路）は、機械的スイツチ又はしや断を横切つて生
じるアークを抑制する。以下に説明するいくつか
の実施例は、接点の開放時に、接点がアークを防
止するのに十分な距離離隔され得るのに十分な長
さの時間の間機械的スイツチのまわりに負荷電流
を能動的に分流させるためにバイボーラ・トラン
ジスタを使用する。接点の最初の閉成とほとんど
同時に回路の消弧能力を復元するためにダイオー
ドを回路のベース−エミツタ部に並列に設けるこ
とによつて、接点の閉成時に接点のはね返りが生
じてもアークを防止できる。
以下、添付図面を参照して本発明の実施例につ
いて説明する。
本発明の第１実施例であつてNPNトランジス
タを使用したものが第１図に示されており、同じ
くPNPトランジスタを使用したものが第２図に
示されている。第１図の能動消弧回路（２端子消
弧回路）は、大きな直流電流をスイツチングする
ときに保護されるべきリレー・スイツチＳ１の第
１及び第２接点２及び４に並列に接続されてい
る。リレー・スイツチＳ１の第１接点２は直流電
源６の正端子に接続され、第２接点４は負荷８に
接続されている。
第１図に示された回路は、コレクタ１０がスイ
ツチＳ１の第１接点２に接続され、エミツタ１２
がスイツチＳ１の第２接点４に接続されるNPN
トランジスタＱ１を有している。第１図の回路
は、トランジスタＱ１のコレクタ１０とベース１
４の間に接続されるコンデンサＣ１を有する。コ
ンデンサＣ１は、該コンデンサＣ１が充電完了す
る前に該コンデンサＣ１からトランジスタＱ１の
ベース１４へ流れ込むベース電流がスイツチＳ１
の接点開放の特有の遅延時間より長い特有の時定
数を有するように十分に大きな容量とされる。接
点が開放されると、コンデンサＣ１は第１接点２
からの負荷電流をトランジスタＱ１のベース１４
へ流してトランジスタＱ１をターン・オンさせ、
上記特有の遅延時間の後にコンデンサＣ１の充電
が完了するまで、スイツチＳ１の接点２及び４の
まわりの負荷電流を分流させる。コンデンサＣ１
の充電が完了すると、トランジスタＱ１がター
ン・オフする。
第１図の回路は、カソード１６がトランジスタ
Ｑ１のベース１４に接続されアノード１８がトラ
ンジスタＱ１のエミツタ１４に接続されるダイオ
ードＤ１をさらに含む。ダイオードＤ１は、スイ
ツチＳ１の接点２及び４が閉成されたときにコン
デンサＣ１の両端を短絡して完全に放電させる。
つまり、コンデンサＣ１は、接点２，４が閉成さ
れている状態態において完全に放電されているの
で、次に接点２，４が解放されたとき、迅速な充
電を可能にしている。従つて、第１図の回路は、
接点の最初の閉成の後の接点のはね返りによつて
生じ得る付加的アークを迅速に抑制する。
トランジスタＱ１のベースを通したコンデンサ
Ｃ１の充電に関連した時定数は、アークがスイツ
チＳ１の接点２と４の間を通過できないほど接点
２と４との間の離隔距離が十分なものになつたと
きにトランジスタＱ１をターン・オフにするよう
に、スイツチＳ１の接点２及び４が開放されてい
る間の十分な期間トランジスタＱ１が導通状態に
維持されるように十分に長く選択される。
第２図の回路は第１図の回路の同じ原理で動作
する。ただし、トランジスタの極性が第１図の場
合NPNであるのに対し、第２図の場合PNPであ
る。
第２図の能動的消弧回路（２端子消弧回路）
は、大きな直流電流をスイツチングする間保護さ
れるべきリレー・スイツチＳ１の第１接点２と第
２接点４に並列に接続されている。スイツチＳ１
は接点開放に対して特有の遅延を有する。スイツ
チＳ１の第１接点２は直流電源６の正端子に接続
され、第２接点４は負荷８に接続されている。
第２図に示されているように、PNPバイポー
ラ・トランジスタＱ１′のエミツタ１２′はスイツ
チＳ１の第１接点２に接続され、コレクタ１０′
はスイツチＳ１の第２接点４に接続されている。
コンデンサＣ１′はトランジスタＱ１′のコレクタ
１０′とベース１４′との間に接続されている。コ
ンデンサＣ１′はトランジスタＱ１′のベース１
４′を通して電流を流すことによつて充電される
のにスイツチＳ１の接点開放の特有の遅延時間よ
り大きな時間を必要とするように十分に大きな容
量を有する。スイツチＳ１の接点２及び４が開放
されるとコンデンサＣ１′は負荷８の電圧を第２
接点４からトランジスタＱ１′のベース１４′へ与
える。これによりトランジスタＱ１′がターン・
オンし、特有の遅延時間の後、コンデンサＣ１′
がトランジスタＱ１′のベース電流によつて充電
完了するまで負荷電流はスイツチＳ１のまわりに
分流する。コデンサＣ１′での充電完了後、トラ
ンジスタＱ１′がターン・オフする。
第２図に示されているダイオードＤ１′は、ア
ノード１８′がベース１４′に接続され、カソード
１６′がトランジスタＱ１′のエミツタ１２′に接
続され、スイツチＳ１の接点２及び４が閉成され
たときにコンデンサＣ１′を迅速に放電する。従
つて、第２図の消弧回路は、最初の接点閉成の後
の接点のはね返りによつて生じる第２アークを即
座に抑制できる。
第１図の回路の対称性から明らかなように、消
弧回路の第１接点２を負荷８に接続し、第２接点
４を直流電源６の負端子に接続してもよい。同様
に、第２図の回路の対称性から明らかなように、
第１接点２を負荷８に接続し、第２接点４を直流
電源６の負端子に接続してもよい。これら双方の
場合においても、回路は第１図及び第２図を参照
して説明したのと同様に動作する。
本発明の第２の実施例が第３図に示されてい
る。この実施例においては、能動消弧回路（３端
子消弧回路）が大きな直流電流のスイツチングの
間保護されるべきリレー・スイツチＳ２の第１接
点２と第２接点２４に並列に接続されている。ス
イツチＳ２は、接点２２と２４の間にアークがも
はや持続しなくなるのに十分な程に接点２２と２
４が分離されるのに接点２２及び２４の開放に対
して特有の遅延を有する。スイツチＳ２の第１接
点２２は直流電源６の正端子に接続され、第２接
点２４は負荷８の第１の側４０に持続されてい
る。負荷８の第２の側４２は電源６の負端子に接
続されている。
第３図の回路は、コレクタ３０が第１接点２２
に接続され、エミツタ３２が第２接点２４に接続
されるNPNバイポーラ・トランジスタＱ２を含
む。コンデンサＣ２はトランジスタＱ２のベース
３４と電源６の負端子との間に接続されている。
ダイオードＤ２は、カソード３６がベース３４に
接続され、アノード３８がエミツタ３２に接続さ
れ、スイツチＳ２の接点２２及び２４が閉成され
ているときにコンデンサＣ２を充電する。
スイツチＳ２の接点２２及び２４が開成される
と、コンデンサＣ２はトランジスタＱ２にベース
電流を供給してトランジスタＱ２をターン・オン
させる。これにより、スイツチＳ２の特有の遅延
時間の後コンデンサＣ２の放電が完了するまで負
荷電流がスイツチＳ２の接点のまわりに分流す
る。コンデンサＣ２の放電完了後、トランジスタ
Ｑ２はターン・オフする。コンデンサＣ２の容量
は、トランジスタＱ２のベース３４を通して行わ
れるコンデンサＣ２の放電による電流の特有の時
定数が、アークを持続させないようにスイツチＳ
２の接点２２及び２４を十分に大きな距離離隔さ
せるのに必要なスイツチＳ２の特有の遅延時間よ
り長くなるように選択される。
ダイオードＤ２は、スイツチＳ２の接点２２及
び２４が閉成されたときにコンデンサＣ２を迅速
に充電する。従つて、第３図の回路は接点の最初
の閉成の後のはね返りに迅速に応答して第２及び
それに続くアークを抑制できる。
本発明の第３の実施例が第４図に示されてい
る。この実施例（デユアル・ライン消弧回路）
は、電源６の正端子６７及び負端子６５の双方か
ら負荷８を絶縁するように作用する２つの副回路
５６及び５８を有する。すなわち、第４図の能動
消弧回路は、直流電流のスイツチングの間保護さ
れるべき第１リレー・スイツチＳ３の第１及び第
２接点５４及び５２に並列に接続された第１副回
路５６と、直流電流のスイツチングの間保護され
るべき第２リレー・スイツチＳ４の第１及び第２
接点５２′及び５４′に並列に接続された第２副回
路５８とを有する。第１スイツチＳ３及び第２ス
イツチＳ４はそれぞれ対応した接点を開放するの
に特有の遅延を有する。特有の遅延時間は、アー
クを持続させないようにするのに十分な距離だけ
接点を開放（離隔）するのに必要な時間である。
第１スイツチＳ３の第１接点５４は負荷８の第１
の側７０に接続され、第２接点５２は直流電源６
の正端子６７に接続されている。第２スイツチＳ
４の第１接点５２′は直流電源６の負端子６５に
接続され、第２接点５４′は負荷８の第２の側７
２に接続されている。
第１副回路５６は、コレクタ６０が第２接点５
２に接続され、エミツタ６２が第１接点５４に接
続されたNPNバイポーラ・トランジスタＱ３を
含む。第１副回路５６のコンデンサＣ３はトラン
ジスタＱ３のベース６４と直流電源６の負端子６
５との間に接続されている。第１副回路５６のダ
イオードＤ３は、アノード６８がエミツタ６２に
接続され、カソード６６がベース６４に接続さ
れ、第１スイツチＳ３の接点が閉成されたときに
第１コンデンサＣ３を充電する。
第１コンデンサＣ３は、スイツチＳ３の接点が
開放されると第１トランジスタＱ３にベース電流
を供給して第１トトンジスタＱ３をターン・オン
させ、特有の遅延時間の後に第１コンデンサＣ３
の放電が完了するまで第１フイツチＳ３の接点５
２及び５４のまわりの負荷電流を第１トランジス
タＱ３を介して分流させる。コンデンサＣ３の放
電完了後、第１トランジスタＱ３がターン・オフ
する。
スイツチＳ３の接点５２及び５４が閉成されて
いるとき、第１ダイオードＤ３は第１コンデンサ
Ｃ３を迅速に充電する。従つて、第１副回路５６
はスイツチＳ３の最初の閉成の後に続く接点のは
ね返りに迅速に応答して第２及びそれに続く電圧
アークを抑制できる。
第４図の能動消弧回路の第２副回路５８は、コ
レクタ６０′が第２スイツチＳ４の第１接点５
２′に接続されエミツタ６２′が第２スイツチＳ４
の第２接点５４′に接続されるPNPバイポーラ・
トランジスタＱ４を含む。第２副回路５８の第２
コンデンサＣ４は第２トランジスタＱ４のベース
６４′と直流電源６の正端子との間に接続されて
いる。第２副回路５８の第２ダイオードＤ４は、
アノード６８′が第２トランジスタＱ４のベース
６４′に接続され、カソード６６′が第２トランジ
スタＱ４のエミツタ６２′に接続され、第２スイ
ツチＳ４が閉成されたときに第２コンデンサＣ４
を充電する。
第２コンデンサＣ４は、第２スイツチＳ４の接
点５２′及び５４′が開放されると第２トランジス
タＱ４のベース６４′にベース電流を供給して第
２トランジスタＱ４をターン・オンさせ、特有の
遅延時間の後第２コンデンサＣ４の放電が完了す
るまで第２スイツチＳ４の接点５２′及び５４′の
まわりの負荷電流を第２トランジスタＱ４に分流
させる。第２コンデンサＣ４の放電完了後、第２
トランジスタＱ４はターン・オフする。
第２ダイオードＤ４は、スイツチＳ４の接点５
２′及び５４′が閉成されると、第２コンデンサＣ
４を迅速に充電する。従つて、第２副回路は、ス
イツチＳ４の接点５２′及び５４の最初の閉成に
応答してその後の接点のはね返りによつて生じる
第２及びそれに続くアークを抑制することができ
る。
次に、第５ａ図、第５ｂ図及び第５ｃ図の波形
図を参照して本発明の実施例の動作について説明
する。第５ａ図はリレーを通るコイル電流の波形
を示し、時点T0においてリレー電流がターン・
オンし、時点T2においてリレー電流がターン・
オフする。第５ｂ図には、リレーの接点間の離隔
距離が時間の関数としてプロツトされている。時
点T0に続く時点T1において、リレー・コイルの
磁束が接点を閉成するのに十分大きくなる。時点
T2において、コイル電流のターン・オフの結果
リレー・コイルの磁束が減衰し始めると、接点間
の離隔距離が増加し始め、時点T3において接点
は完全に開放される。第５ｃ図に示されているよ
うに、接点間の電位差は、時点T1において接点
が閉成されることにより電源の全電圧から突然０
に変化する。上記実施例の回路が設けられていな
いときには、接点がちようど開放され始める時点
T2における接点間の電位差の突然な増加は線Ａ
で示されるもののようになる。接点間の電位差が
このように増加すると、接点間の領域にアーク発
生に必要な電界強度よりも大きな電界強度が生じ
てしまう。このリレーにおいてアーク抑制（消
弧）を行うのに必要な時間の関数としての電界強
度が第５ｃ図に線Ｂとして示されている。上述し
た本発明による消弧回路は、リレー接点間の電界
強度が線Ｂで示されるものによりも常に小さくな
るようにリレー接点間の電位差の増大速度を遅ら
せるものである。第５ｃ図の線Ｃは、上述した本
発明による消弧回路を使用することによつて得ら
れる接点間の電位差を示す。第５ｃ図から明らか
なように、時点T2以後のすべての時間にわたつ
て、接点間の電位差はアーク発生に必要な値（線
Ｂに対応）よりも常に小さく、従つて、リレー接
点を保護できる。以下に示す回路定数は第５ｃ図
の線Ｃの特性を得ることのできる一例である。
ここで、第３図の回路定数の一例をあげる。負
荷８が1Ωの抵抗とし直流電源６の電圧が25Vと
すると、リレー接点２２及び２４には25Aの電流
が流れる。トランジスタＱ２は利得が約1000のダ
ーリントン接続される。負荷電流を分流させるト
ランジスタＱ２のベース電流は、負荷電流を利得
で割つた値すなわち25mAとなる。この電流はそ
の減衰又は増加の間コンデンサＣ２によつて供給
されなければならない。コンデンサＣ２の値は、
接点間の電圧上昇が十分な遅延を有し、そのため
の接点間の電位差がアークを生じさせあるいはア
ークを継続させるのに必要な値（線Ｂに対応）よ
り低く維持されるように選択される。上記例にお
いて、スイツチＳ２のリレー接点２２及び２４が
離隔し始めてから１ミリ秒より短い時間でリレー
接点２２及び２４がアーク防止に十分な距離離隔
するものとすると、コンデンサＣ２の容量を1μF
に設定すれば、第３図の回路において放電に約１
ミリ秒要し、スイツチＳ２の接点間の電圧上昇速
度は第５ｃ図の線Ｃのように望ましいものにな
る。
上述した３つの実施例の能動消弧回路は、電源
の全電圧及び全負荷電流を中断させることなく、
リレー接点が開放されたときに負荷電流を漸次低
減することにより接点間にアークが発生するのを
防止し、大きな直流電流をスイツチングしなけれ
ばならない機械的リレー接点の信頼性を高め接点
の寿命を長くする。
また、上記３つの実施例の消弧回路は、全交流
電圧及び電流定格で直流電流をスイツチングする
のに小型リレーを使用することを可能にする。上
記消弧回路によつて保護された場合実際上リレー
によつて電力は消費されない。これは、電力取扱
能力に限界がある上にかなりの量の電力を消費し
コストのかかるソリツド・ステート・リレーと対
照的である。
また、上述の消弧回路は、負荷電流をよりゆる
やかにターン・オフするので、消弧が行われない
機械的リレー又はソリツド・ステート・リレーに
よつて発生される放射エネルギ及び電気的雑音が
非常に抑制される。また、上記消弧回路によりリ
レー接点を保護すると、該導性負荷のターン・オ
フに関連した誘導性キツクを制限するためにクラ
ンピング・ダイオードが不要となる。さらに、上
記消弧回路は、直流電流をスイツチングする際ア
ークの発生を防止できるので、リレー接点が開放
されるときに通常発生されるアークを消去する必
要がないので、リレー及びすべての他のスイツチ
ング要素を物理的に小さくできる。
【図面の簡単な説明】
第１図はNPNトランジスタを使用した本発明
の第１実施例を示す回路図、第２図はPNPトラ
ンジスタを使用した本発明の第１実施例を示す回
路図、第３図は本発明の第２実施例を示す回路
図、第４図は本発明の第３実施例を示す回路図、
第５ａ図、第５ｂ図及び第５ｃ図は本発明の動作
例を示す波形図である。 Ｓ１，Ｓ２，Ｓ３，Ｓ４……リレー・スイツ
チ、２，４，２２，２４，５２，５４，５２′，
５４′……接点、Ｑ１，Ｑ２，Ｑ３……NPNトラ
ンジスタ、Ｑ１′，Ｑ４……PNPトランジスタ、
Ｃ１，Ｃ１′，Ｃ２，Ｃ３，Ｃ４……コンデンサ、
Ｄ１，Ｄ１′，Ｄ２，Ｄ３，Ｄ４……ダイオード、
６……直流電源、８……負荷。

Claims (1)

  1. 【特許請求の範囲】 １ 第１接点が直流電源の正端子に接続され第２
    接点が負荷に接続され前記第１及び第２接点を開
    放するのに遅延が生じるリレー・スイツチの前記
    第１及び第２接点に並列に接続される消弧回路で
    あつて、 コレクタが前記第１接点に接続され、エミツタ
    が前記第２接点に接続されるNPNバイポーラ・
    トランジスタと、 充電時間が前記リレー・スイツチの遅延よりも
    長くなるような容量を有し、前記トランジスタの
    コレクタとベースとの間に接続されるコンデンサ
    と、 カソードが前記トランジスタのベースに接続さ
    れアノードが前記トランジスタのエミツタに接続
    されるダイオードと、 を具備する消弧回路。 ２ 第１接点が直流電源の正端子に接続され第２
    接点が負荷に接続され前記第１及び第２接点を開
    放するのに遅延が生じるリレー・スイツチの前記
    第１及び第２接点に並列に接続される消弧回路で
    あつて、 エミツタが前記第１接点に接続され、コレクタ
    が前記第２接点に接続されるPNPバイポーラ・
    トランジスタと、 充電時間が前記リレー・スイツチの遅延よりも
    長くなるような容量を有し、前記トランジスタの
    コレクタとベースとの間に接続されるコンデンサ
    と、 アノードが前記トランジスタのベースに接続さ
    れカソードが前記トランジスタのエミツタに接続
    されるダイオードと、 を具備する消弧回路。 ３ 負端子が負荷の第１の側に接続される直流電
    源の正端子に接続される第１接点と、前記負荷の
    第２の側に接続される第２接点とを有し、前記第
    １及び第２の接点を開放するのに遅延が生じるリ
    レー・スイツチの前記第１及び第２の接点に並列
    に接続される消弧回路であつて、 コレクタが前記第１接点に接続され、エミツタ
    が前記第２接点に接続されるNPNバイポーラ・
    トランジスタと、 放電時間が前記リレー・スイツチの遅延よりも
    長くなるような容量を有し、前記トランジスタの
    ベースと前記電源の負端子との間に接続されるコ
    ンデンサと、 カソードが前記トランジスタのベースに接続さ
    れアノードが前記トランジスタのエミツタに接続
    されるダイオードと、 を具備する消弧回路。 ４ 第１接点が負荷の第１の側に接続され第２接
    点が直流電源の正端子に接続され前記第１及び第
    ２の接点を開放するのに遅延が生じる第１リレ
    ー・スイツチの前記第１及び第２接点に並列に接
    続される第１副回路と、第１接点が前記直流電源
    の負端子に接続され第２接点が前記負荷の第２の
    側に接続され前記第１及び第２の接点を開放する
    のに遅延が生じる第２リレー・スイツチの前記第
    １及び第２接点に並列に接続される第２副回路と
    を含む消弧回路であつて、 前記第１副回路が、 コレクタが前記第１リレー・スイツチの第２接
    点に接続され、エミツタが前記第１リレー・スイ
    ツチの第１第１接点に接続されるNPNバイポー
    ラ・トランジスタと、 放電時間が前記リレー・スイツチの遅延よりも
    長くなるような容量を有し、前記NPNトランジ
    スタのベースと前記電源の負端子との間に接続さ
    れる第１コンデンサと、 アノードが前記NPNトランジスタのエミツタ
    に接続され、カソードが前記NPNトタンジスタ
    のベータに接続される第１ダイオードと、 を有し、 前記第２副回路が、 コレクタが前記第２リレー・スイツチの第１接
    点に接続され、エミツタが前記第２リレー・スイ
    ツチの第２接点に接続されるPNPバイポーラ・
    トランジスタと、 放電時間が前記第２リレー・スイツチの遅延よ
    りも長くなるような容量を有し、前記PNPトラ
    ンジスタのベースと前記電源の正端子との間に接
    続される第２コンデンサと、 アノードが前記PNPトランジスタのベースに
    接続され、カソードが前記PNPトランジスタの
    エミツタに接続される第２ダイオードと、 を有することを特徴とする消弧回路。
JP58044596A 1982-08-09 1983-03-18 消弧回路 Granted JPS5929311A (ja)

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