JPH0346795A - Electric discharge lamp lighting device - Google Patents

Electric discharge lamp lighting device

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Publication number
JPH0346795A
JPH0346795A JP1182805A JP18280589A JPH0346795A JP H0346795 A JPH0346795 A JP H0346795A JP 1182805 A JP1182805 A JP 1182805A JP 18280589 A JP18280589 A JP 18280589A JP H0346795 A JPH0346795 A JP H0346795A
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JP
Japan
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switching element
circuit
voltage
main switching
discharge lamp
Prior art date
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Pending
Application number
JP1182805A
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Japanese (ja)
Inventor
Masaharu Kitadou
正晴 北堂
Hisaharu Ito
久治 伊藤
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
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Abstract

PURPOSE:To prevent a switching element from being damaged by a rush current by forming a feedback control circuit in a delay circuit for delaying an ON control timing until voltages at both ends of the switching element are at a low level when the voltages at both ends of the switching element is at a high level in ON of a main switching element. CONSTITUTION:In a predetermined ON control instant, a detection signal VC output from a voltage detection circuit 11 is 'H' in the case where voltages VQ at both ends of a main switching element Q are higher than a reference voltage VS. Consequently, a delayed ripple carry signal RCY' is output when the detection signal VC is 'L'. A pulse signal OUT becomes ''H'' in accordance with the output of the delayed signal RCY', thereby turning on the element Q. Therefore, the element Q is not turned on in case of the high voltages VQ.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、放電灯を高周波点灯する放電灯点灯装置に関
するものである8 [従来の技術] 従来、放電灯を高周波点灯する放電灯点灯装置として、
第12図に示すように、商用電源ACダイオードブリッ
ジDBにて整流した直流電源を、コンデンサC1とイン
ダクタンス素子L1よりなるLC並列共振回路を介して
主スイッチング素子Qに印加するとともに、LC並列共
振回路の電圧をインダクタンス素子L2よりなる限流要
素を介して放電灯FLに印加して放電灯点灯回路10を
形成し、上記主スイッチング素子Qをパルス発生回路9
から出力される所定のデユーティでパルス幅変調された
パルス信号にてvi御して放電灯FLを高周波点灯する
ようにしたシングルエンド型のものがあった0図中、C
0は雑音防止用コンデンサ、C2は予熱用コンデンサ、
Dlは主スイッ°チング素子Qに逆電圧が印加されるの
を防止するダイオードである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a discharge lamp lighting device that lights a discharge lamp at high frequency.8 [Prior Art] Conventionally, a discharge lamp lighting device that lights a discharge lamp at high frequency. As,
As shown in FIG. 12, a DC power rectified by a commercial power supply AC diode bridge DB is applied to the main switching element Q via an LC parallel resonant circuit consisting of a capacitor C1 and an inductance element L1, and the LC parallel resonant circuit is applied to the discharge lamp FL through a current limiting element consisting of an inductance element L2 to form a discharge lamp lighting circuit 10, and the main switching element Q is connected to a pulse generation circuit 9.
There is a single-ended type in which the discharge lamp FL is lit at high frequency by controlling vi with a pulse width modulated pulse signal with a predetermined duty output from C.
0 is a noise prevention capacitor, C2 is a preheating capacitor,
Dl is a diode that prevents reverse voltage from being applied to the main switching element Q.

いま、パルス発生回路9から放電灯点灯回路10に入力
されるパルス信号OUTによって主スイッチング素子Q
がオン、オフ制御され、この主スイッチング素子Qのオ
ン、オフによってLC並列共振回路を動作させ、共振回
路電圧をインダクタンス素子L2を介して放電灯FLに
印加し、放電灯FLを高周波点灯するようになっており
、パルス幅変調されたパルス信号の”H”区間(オン区
間)、”L”区間(オフ区間〉を適当に設定することに
より放電灯FLを調光点灯できるようになっている。
Now, the main switching element Q is activated by the pulse signal OUT inputted from the pulse generation circuit 9 to the discharge lamp lighting circuit 10.
is controlled on and off, and the LC parallel resonant circuit is operated by turning on and off this main switching element Q, and the resonant circuit voltage is applied to the discharge lamp FL via the inductance element L2, so that the discharge lamp FL is lit at high frequency. By appropriately setting the "H" section (on section) and "L" section (off section) of the pulse width modulated pulse signal, the discharge lamp FL can be dimmed and lit. .

[発明が解決しようねする課題] しかしながら、上述の従来例にあっては、主スイッチン
グ素子Qのオン時点が不適当な場合において、主スイッ
チング素子Qに大きなラッシュ電流が流れて主スイッチ
ング素子Qが破壊されるという問題があった。すなわち
、第13図および第14図は、放電灯FLが定常点灯し
ている場合および始動時や負荷変動時(ランプ寿命、説
着時)の場合におけるパルス電圧OUTと、主スイッチ
ング素子Qの両端電圧(トランジスタの場合には、コレ
クターエミッタ電圧)VQの関係を示しており、放電灯
FLが定常点灯状態の場合には、第13図に示すように
、パルス信号OUTが”H″になって主スイッチング素
子Qのオン時点における両端電圧VoがOになるように
LC並列共振回路の定数が設定されている。ところで、
放電灯FLの始動時や負荷変動時には、第14図に示す
ように、主スイッチング素子Qの両端電圧■qが不安定
になり、主スイッチング素子Qの両端電圧■9が高いレ
ベルの状!gA(矢印)で主スイッチング素子Qがオン
される場合があり、このとき、主スイッチング素子Qに
大きなラッシュ電流が流れて主スイッチング素子Qが破
壊されてしまうという問題があった。
[Problems to be Solved by the Invention] However, in the above-mentioned conventional example, when the main switching element Q is turned on at an inappropriate time, a large rush current flows through the main switching element Q, causing the main switching element Q to turn on. There was a problem with it being destroyed. In other words, FIGS. 13 and 14 show the pulse voltage OUT and the voltage across the main switching element Q when the discharge lamp FL is steadily lit, when it is started, or when the load changes (lamp life, persuasion). It shows the relationship between the voltage (collector emitter voltage in the case of a transistor) VQ, and when the discharge lamp FL is in a steady lighting state, the pulse signal OUT becomes "H" as shown in Figure 13. The constants of the LC parallel resonant circuit are set so that the voltage Vo across the main switching element Q when it is turned on becomes O. by the way,
When the discharge lamp FL is started or when the load fluctuates, as shown in Fig. 14, the voltage across the main switching element Q becomes unstable, and the voltage across the main switching element Q 9 is at a high level! The main switching element Q may be turned on at gA (arrow), and at this time, there is a problem in that a large rush current flows through the main switching element Q and destroys the main switching element Q.

本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、主スイッチング素子の両端電圧が高
い状態で主スイッチング素子がオンされることがなく、
ラッシュ電流による主スイッチング素子の破壊を防止で
きる放電灯点灯装置を提供することにある。
The present invention has been made in view of the above points, and its object is to prevent the main switching element from being turned on while the voltage across the main switching element is high.
An object of the present invention is to provide a discharge lamp lighting device that can prevent destruction of a main switching element due to rush current.

[課題を解決するための手段] 本発明の放電灯点灯装置は、直流電源をLC並列共振回
路を介して主スイッチング素子に印加するとともに、L
C並列共振回路の電圧を限流要素を介して放電灯に印加
して放電灯点灯rgJ路を形成し、上記主スイッチング
素子をパルス発生回路から出力される所定のデユーティ
でパルス幅変調されたパルス信号にて制御して放電灯を
高周波点灯するようにした放電灯点灯装置において、主
スイッチング素子両端電圧の基準電圧に対する高低を検
出する電圧検出回路と、電圧検出回路出力に基づいてパ
ルス発生回路をフィードバック制御するフィードバック
制御回路とを設け、主スイッチング素子の所定のオン制
御時にスイッチング素子の両端電圧が高レベルのとき、
そのオンIIJa1時点を主スイッチング素子両端電圧
が低レベルになるまで遅延させる遅延回路にてフィード
バック制御回路を形成したものである。
[Means for Solving the Problems] The discharge lamp lighting device of the present invention applies DC power to the main switching element via the LC parallel resonant circuit, and
The voltage of the C parallel resonant circuit is applied to the discharge lamp via the current limiting element to form a discharge lamp lighting rgJ path, and the main switching element is connected to the pulse width modulated pulse with a predetermined duty output from the pulse generation circuit. A discharge lamp lighting device that lights a discharge lamp at high frequency by controlling a signal includes a voltage detection circuit that detects the level of the voltage across the main switching element with respect to a reference voltage, and a pulse generation circuit that detects the voltage across the main switching element based on the output of the voltage detection circuit. A feedback control circuit that performs feedback control is provided, and when the voltage across the switching element is at a high level during predetermined ON control of the main switching element,
A feedback control circuit is formed by a delay circuit that delays the ON IIJa1 point until the voltage across the main switching element becomes a low level.

[作 用] 本発明は上述のように構成されており、従来例と同様の
シングルエンド型の放電灯点灯装置において、主スイッ
チング素子両端電圧の基準電圧に対する高低を電圧検出
回路にて検出し、電圧検出回路出力に基づいてパルス発
生回路をフィードバック制御するフィードバック制御回
路を、主スイッチング素子の所定のオン制御時にスイッ
チング素子の両端電圧が高レベルのとき、そのオン制御
時点を主スイッチング素子両端電圧が低レベルになるま
で遅延させる遅延回路にて形成したものであり、主スイ
ッチング素子の両端電圧が高い状態で主スイッチング素
子がオンされることがなく、ラッシュ電流による主スイ
ッチング素子の破壊を防止することができるようになっ
ている。
[Function] The present invention is configured as described above, and in a single-ended discharge lamp lighting device similar to the conventional example, the voltage detection circuit detects the level of the voltage across the main switching element with respect to the reference voltage, When the voltage across the switching element is at a high level during a predetermined ON control of the main switching element, a feedback control circuit that performs feedback control of the pulse generation circuit based on the output of the voltage detection circuit is configured such that when the voltage across the switching element is at a high level, the voltage across the main switching element is The main switching element is formed with a delay circuit that delays the voltage until it reaches a low level, so that the main switching element is not turned on when the voltage across the main switching element is high, thereby preventing destruction of the main switching element due to rush current. is now possible.

[実施例] 第1図乃至第8図は本発明一実施例を示すもので、従来
例と同様のシングルエンド型の放電灯点灯回路10にお
いて、主スイッチング素子Qの両端電圧vQが基準電圧
Vsよりも高いか低いかを検出する電圧検出回路11と
、電圧検出回路11出力に基づいてパルス発生回路9を
フィードバック制御するフィードバック制御回路12と
を設け、主スイッチング素子Qの所定のオン制御時にス
イッチング素子Qの両端電圧■9が高レベルのとき、そ
のオン制御時点を主スイッチング素子Qの両端電圧VQ
が低レベルになるまで遅延させる遅延回路にてフィード
バック制御回路12を形成したものである。
[Embodiment] Figures 1 to 8 show an embodiment of the present invention, in which a single-ended discharge lamp lighting circuit 10 similar to the conventional example has a voltage vQ across the main switching element Q set to a reference voltage Vs. A voltage detection circuit 11 that detects whether the voltage is higher or lower than the voltage detection circuit 11, and a feedback control circuit 12 that performs feedback control of the pulse generation circuit 9 based on the output of the voltage detection circuit 11 are provided. When the voltage across element Q 9 is at a high level, the on-control point is determined by the voltage across main switching element Q VQ.
The feedback control circuit 12 is formed by a delay circuit that delays the signal until it becomes a low level.

実施例では、電圧検出回路11は、第1図に示すように
、両端電圧V、を分圧する分圧抵抗RR2と、回路電源
を分圧して基準電圧Vsを形成する分圧抵抗R1,R4
と、コンパレータCPとで構成されており、主スイッチ
ング素子Qの両端電圧VQが基準電圧VSよりも高くな
ったときに検出信号Vcが”H”になるようになってい
る、また、フィードバック制御回路12は、所定のオン
制御時に検出信号Vcが”H”のときに主スイッチング
素子Qをオンさせないようにパルス信号0UTの立ち上
がり(”L”→”H”)時点をフィードバック制御によ
って遅延させるようになっている(詳細な動作について
は後述)。
In the embodiment, as shown in FIG. 1, the voltage detection circuit 11 includes a voltage dividing resistor RR2 that divides the voltage V at both ends, and voltage dividing resistors R1 and R4 that divides the circuit power supply to form the reference voltage Vs.
and a comparator CP, and the detection signal Vc becomes "H" when the voltage VQ across the main switching element Q becomes higher than the reference voltage VS. 12 is designed to delay the rising edge (from "L" to "H") of the pulse signal 0UT by feedback control so as not to turn on the main switching element Q when the detection signal Vc is "H" during predetermined ON control. (Detailed operation will be explained later).

ところで、上記フィードバックIIJa1回路12はパ
ルス発生回路9内に設けられており、パルス発生回路9
は、第2図乃至第8図に示すように、パルス信号OUT
の”H”区間設定データおよび”L”区間設定データを
ラッチするデータラッチ回路1と、一定周期のクロック
信号CLKをカウントし上記両区間設定データが交互に
セットされるプリセッタブルなカウンタ回路2と、上記
カウンタ回路2からのリップルキャリー信号RCYをト
リガクロックとするトグルフリップフロップ回路3とで
構成され、両区間設定データをそれぞれ独立に変化させ
るパルス幅制御手段を設けることによりトグルフリップ
フロップ回路3からパルス幅変調されたパルス信号OU
Tを得るようにしている。実施例にあっては、パルス幅
制御手段はマイクロプロセッサにて形成されており、マ
イクロプロセッサから出力される”H”区間設定データ
、”L”区間設定データがデータラッチ回路1の入力端
子IN、〜IN、□に入力され、タイミング制御回路4
から出力されるタイミング信号によってラッチされるよ
うになっている。
By the way, the feedback IIJa1 circuit 12 is provided within the pulse generation circuit 9.
As shown in FIGS. 2 to 8, the pulse signal OUT
a data latch circuit 1 that latches "H" section setting data and "L" section setting data; and a presettable counter circuit 2 that counts a constant cycle clock signal CLK and sets the above two section setting data alternately. , and a toggle flip-flop circuit 3 which uses the ripple carry signal RCY from the counter circuit 2 as a trigger clock. Pulse width modulated pulse signal OU
I'm trying to get a T. In the embodiment, the pulse width control means is formed by a microprocessor, and the "H" section setting data and "L" section setting data output from the microprocessor are input to the input terminal IN of the data latch circuit 1. ~IN, input to □, timing control circuit 4
It is designed to be latched by a timing signal output from.

ここに、データラッチ回路1は1次バッファ1aと2次
バッファ1bとで形成され、両バッファla、lbは、
第2図および第3図に示すようにフリップフロップとT
バッファとで形成されている。1次バッファ1aでは、
区間データセット信号HLが入力されているときに、入
力端子IN。
Here, the data latch circuit 1 is formed of a primary buffer 1a and a secondary buffer 1b, and both buffers la and lb are as follows.
As shown in Figures 2 and 3, the flip-flop and T
It is formed by a buffer. In the primary buffer 1a,
When the section data set signal HL is input, the input terminal IN.

〜IN、□を介して入力されるDT、〜DT12をラッ
チ信号LATCHA、LATCHaによって″H″区間
設定データDA、−DA+z、”L”区間設定データD
 B l” D B + 2としてラッチするようにな
っている。また、2次バッファ1bでは、ラッチ信号L
TCHによって1次バッファ1aのラッチデータD A
 +〜D A + 2、D B +〜DB、□を取り込
んで、イネーブル信号ENA、EN、によって選択され
た区間設定データDA、〜DA、□あるいはDB、〜D
B1□・をカウンタ回路2のプリセットデータとじて出
力するようになっている。また、ハーフクロック制御信
号HLFも一旦ラッチして信号HALFとして出力する
ようになっている。
DT and ~DT12 input through ~IN and □ are set to "H" section setting data DA, -DA+z, and "L" section setting data D by latch signals LATCHA and LATCHa.
It is designed to be latched as B l” D B + 2. Also, in the secondary buffer 1b, the latch signal L
Latch data D A of the primary buffer 1a by TCH
+~DA +2, DB +~DB, □ are taken in, and the section setting data DA, ~DA, □ or DB, ~D selected by the enable signals ENA, EN.
B1□. is output as the preset data of the counter circuit 2. Further, the half clock control signal HLF is also latched once and outputted as the signal HALF.

また、カウンタ回路2およびトグルフリップフロップ回
路3はカウンタ/出力回路5として一体化されており、
第4図に示すように、4ビツトのプリセッタブルカウン
タを3個用いて12ビツトのカウンタ回路2が形成され
、カウンタ回路2のリップルキャリー信号RCYがフィ
ードバック制御回路12およびハーフクロック制御回路
6を介してトグルフリップフロップ回路3にトリガクロ
ック信号RCY”として入力されている。このトグルフ
リップフロップ回路3のクリップフロップ出力は2個の
インバータを介してパルス信号OUTとして出力され、
同時に、所定のプリセットデータをデータラッチ回路1
から読み出すイネーブル信号EN、、EN、が出力され
るようになっている。
Further, the counter circuit 2 and the toggle flip-flop circuit 3 are integrated as a counter/output circuit 5,
As shown in FIG. 4, a 12-bit counter circuit 2 is formed using three 4-bit presettable counters, and the ripple carry signal RCY of the counter circuit 2 is passed through a feedback control circuit 12 and a half-clock control circuit 6. The clip-flop output of this toggle flip-flop circuit 3 is outputted as a pulse signal OUT via two inverters.
At the same time, preset data is transferred to the data latch circuit 1.
Enable signals EN, , EN, to be read from are output.

ここに、ハーフクロック制御回路6は、ハーフクロック
制御信号HALFが”H”のときに、リップルキャリー
信号RCYの立ち上がり(トグルフリップフロップ回路
の反転タイミング)を半クロックだけ右にシフトさせ、
クロック信号CLKの半クロックの精度(倍精度)で”
H”区間、”L”区間の設定を可能にしている。
Here, when the half clock control signal HALF is "H", the half clock control circuit 6 shifts the rise of the ripple carry signal RCY (the inversion timing of the toggle flip-flop circuit) to the right by half a clock,
With half clock precision (double precision) of clock signal CLK"
It is possible to set an H” section and an "L" section.

また、タイミング制御回路4は、ラッチ信号LATCH
,LATCHA、LATCH,、LTCHを発生する第
5図に示すようなラッチ制御回路4aと、クリア信号C
LEAR,0−ド信号LOAD、ラッチ信号L T C
H+を発生する第6図に示すようなカウンタ制御回路4
bとで形成されており、マイクロプロセッサから出力さ
れるクロック信号CLK、スタート信号5TART、区
間データセット信号HLに基づいて所定のタイミング信
号を出力し、各回路の動作タイミングを制御するように
なっている。
Further, the timing control circuit 4 outputs a latch signal LATCH.
, LATCHA, LATCH, , LTCH as shown in FIG. 5, and a clear signal C.
LEAR, 0-code signal LOAD, latch signal LTC
A counter control circuit 4 as shown in FIG. 6 that generates H+
It outputs a predetermined timing signal based on the clock signal CLK, start signal 5TART, and section data set signal HL output from the microprocessor to control the operation timing of each circuit. There is.

また実施例では、フィードバック制御回路12は、第8
図に示すようにフリップフロップ回路と、インバータ回
路と、オア回路とを用いて形成され、カウンタ回路2と
、ハーフクロック制御回路6との間に挿入されており、
カウンタ回路2から出力されるリップルキャリー信号R
CYを検出信号VCに基づいて適当に遅延させることに
より補正されたリップルキャリー信号RCY’を出力す
るようになっている。
Further, in the embodiment, the feedback control circuit 12
As shown in the figure, it is formed using a flip-flop circuit, an inverter circuit, and an OR circuit, and is inserted between the counter circuit 2 and the half-clock control circuit 6.
Ripple carry signal R output from counter circuit 2
By appropriately delaying CY based on the detection signal VC, a corrected ripple carry signal RCY' is output.

なお、実施例では、ハーフブリッジ型の放電灯点灯回路
10の直列接続された一対のスイッチング素子を制御す
る2相りロック信号OUT、、OLJ T 2を出力す
る2相りロック発生回路7が設けられており、この2相
りロック発生回路7は、パルス信号OUTに基づいて2
相りロック信号OUT、、0UT2を発生させるように
なっている。また、パルス発生回路9から出力されるス
イッチング制御信号として、パルス信号OUTを出力す
るか、2相りロック信号OU T I、 OU T 2
を出力するかの切り換えは、切り換えスイッチにより設
定される切り換え信号S E/HBにより出力されるパ
ルス信号を選択する出力切り換え回路8にて行われ、シ
ングルエンド型あるいはハーフブリッジ型の放電灯点灯
回路10のスイッチング制御信号が得られるようになっ
ている。
In the embodiment, a two-phase lock generation circuit 7 is provided which outputs two-phase lock signals OUT, OLJ T 2 that control a pair of series-connected switching elements of the half-bridge discharge lamp lighting circuit 10. The two-phase lock generation circuit 7 generates two phases based on the pulse signal OUT.
It is designed to generate phase lock signals OUT, , 0UT2. Further, as a switching control signal output from the pulse generation circuit 9, a pulse signal OUT is output, or a two-phase lock signal OUT I, OUT 2 is output.
The output switching circuit 8 selects the pulse signal to be output based on the switching signal SE/HB set by the changeover switch, and is used for single-ended or half-bridge discharge lamp lighting circuits. Ten switching control signals are available.

以下、実施例の動作について説明する。第9図は本実施
例のパルス発生回路9の基本動作(フィードバック制御
を行わない場合)を示す波形図であり、まず、マイクロ
プロセッサから出力されるスタート信号5TARTが立
ち上がると、システムリセットが行われる0次に、”H
”区間設定データDA、〜DA、、が確定すると、マイ
クロプロセッサから区間データ設定信号HLが立ち上が
り、ラッチ信号LATCHAが1パルス出力されてデー
タラッチ回路1の1次バッファ1aにH”区間設定デー
タDA、〜DA、ffiがラッチされる1次に、”L”
区間設定データDBl〜DBI2が確定すると、区間デ
ータ設定信号HLの立ち下がりでラッチ信号L A T
 CHmが1パルス出力されて”L”区間設定データD
B、〜DB+2がデータラッチ回路1の1次バッファ1
aにラッチされる0次に、クリア信号CLEARがL′
になり、ラッチ信号LTCHが1パルス出力され、両区
間設定データDA、〜D A l 2、DB、〜DB+
zは2次バッファ1bにラッチされる。このとき、イネ
ーブル信号ENAが”H”とな゛っているので、2次バ
ッファ1bから”H”区間設定データDAI〜DA。
The operation of the embodiment will be described below. FIG. 9 is a waveform diagram showing the basic operation of the pulse generating circuit 9 of this embodiment (when no feedback control is performed). First, when the start signal 5TART output from the microprocessor rises, a system reset is performed. 0th order, “H”
When the section setting data DA, ~DA, etc. are determined, the section data setting signal HL rises from the microprocessor, one pulse of the latch signal LATCHA is output, and the H section setting data DA is sent to the primary buffer 1a of the data latch circuit 1. , ~DA, the primary where ffi is latched is “L”
When the section setting data DBl to DBI2 are determined, the latch signal LAT is activated at the falling edge of the section data setting signal HL.
CHm outputs one pulse and “L” section setting data D
B, ~DB+2 is the primary buffer 1 of the data latch circuit 1
The 0th order latched in a, the clear signal CLEAR becomes L'
, one pulse of the latch signal LTCH is output, and both section setting data DA, ~D A l 2, DB, ~DB+
z is latched into the secondary buffer 1b. At this time, since the enable signal ENA is at "H", the "H" section setting data DAI to DA are sent from the secondary buffer 1b.

2が読み出され、カウンタ回路2にプリセットデータを
セットするロード信号LOADが出力されたとき、カウ
ンタ回路2に”H”区間設定データDA、〜D A +
 xがセットされる。この状態でカウンタ回路2による
クロック信号CLKのカウントが開始され、カウンタ回
路2の出力Q1〜Q + 2が総て”H”になると、リ
ップルキャリー信号RCYが出力される。このリップル
キャリー信号RCYによってイネーブル信号EN、がN
 Hsになり、同時にパルス信号OUTも”H”になる
、すると、区間設定データDB、〜DB、2がカウンタ
回路2にプリセットされ、クロック信号CLKのカウン
トが開始され、リップルキャリー信号RCYが得られる
と、パルス信号OUTが”L”になるとともにイネーブ
ル信号ENAがH”になり、上述の動作を繰り返すよう
になっている。したがって、両区間設定データDA、〜
D A + 2、D B +〜DB12に基づいてパル
ス信号OUTの”H”区間および′L”区間が任意に(
12ビツトの範囲で)設定でき、オン、オフデユーティ
を設定できるようになっている0例えば、第9図に示す
ように、クロック信号CLKの周波数を16MHz(周
期62゜5nsec)とし、′H”区間を191パルス
、”L”区間を164パルスに設定する場合には、”H
”区間設定データD A +〜D A + zの8ビツ
ト目および6ビツト目を°1″に設定し、′L”区間設
定データDB、〜DB+2の8ビツト目、6ビツト目、
2ビツト目、1ビツト目をn1′に設定すれば良いこと
になる。
2 is read out and a load signal LOAD for setting preset data in the counter circuit 2 is output, the counter circuit 2 receives "H" interval setting data DA, ~DA +
x is set. In this state, the counter circuit 2 starts counting the clock signal CLK, and when the outputs Q1 to Q+2 of the counter circuit 2 all become "H", the ripple carry signal RCY is output. This ripple carry signal RCY causes the enable signal EN to
Hs, and at the same time, the pulse signal OUT also becomes "H". Then, the section setting data DB, ~DB, 2 is preset in the counter circuit 2, the counting of the clock signal CLK is started, and the ripple carry signal RCY is obtained. Then, the pulse signal OUT becomes "L" and the enable signal ENA becomes "H", and the above-mentioned operation is repeated.Therefore, both section setting data DA, -
Based on D A + 2, DB + to DB12, the “H” section and 'L' section of the pulse signal OUT can be arbitrarily changed (
For example, as shown in FIG. 9, if the frequency of the clock signal CLK is 16 MHz (period: 62°, 5 nsec), and the 'H' interval When setting 191 pulses and 164 pulses for “L” section, set “H” to 191 pulses and “L” interval to 164 pulses
``Set the 8th and 6th bits of the section setting data DA + ~ DA + z to °1'', and set the 8th and 6th bits of the 'L'' section setting data DB, ~DB+2,
It is sufficient to set the second bit and the first bit to n1'.

次に、主スイッチング素子Qのオン時点のフィードバッ
ク制御について第10図を用いて説明する。第10図(
a)は主スイッチング素子Qの両端電圧V、、第10図
(b)は電圧検出回路11から出力される検出信号VC
1第10図(c)は従来例の主スイッチング素子制御用
のパルス信号OUT、第10図(d)は実施例のパルス
信号OUTを示すものであり、図中、左半部は定常状態
、右半部は不安定状態を示している。いま、定常状態に
おいては、パルス信号OUTのオン制御時点く”し”→
”H”)、およびオフ制御時点く′″H”→”L”)は
従来例と同様に予め設定された時点となっている。一方
、不安定状態において、所定のオン制御時点(カウンタ
回路2からリップルキャリー信号RCYが出力された時
点)において、主スイッチング素子Qの両端電圧VQが
基準電圧Vsよりも高い場合には、電圧検出回路11か
ら出力される検出信号Vcは”H″になっているので、
この検出信号VcがL”になるのを待って遅延されたり
ップルキャリー信号RCY’が出力される。
Next, feedback control when the main switching element Q is turned on will be explained using FIG. 10. Figure 10 (
a) is the voltage V across the main switching element Q, and FIG. 10(b) is the detection signal VC output from the voltage detection circuit 11.
1. FIG. 10(c) shows the pulse signal OUT for controlling the main switching element of the conventional example, and FIG. 10(d) shows the pulse signal OUT of the embodiment. In the figure, the left half shows the steady state, The right half shows an unstable state. Now, in the steady state, when the pulse signal OUT is turned on, it turns on.→
"H") and the off control time ('"H"→"L") are preset times as in the conventional example. On the other hand, in an unstable state, if the voltage VQ across the main switching element Q is higher than the reference voltage Vs at a predetermined ON control point in time (the point in time when the ripple carry signal RCY is output from the counter circuit 2), the voltage is detected. Since the detection signal Vc output from the circuit 11 is "H",
After waiting for this detection signal Vc to become L", a delayed pull-carry signal RCY' is output.

なお、実施例では、検出信号Vcが”L”になった時点
から所定クロック分(実施例では、タロツク信号CLK
の4クロック分)だけ遅らせてリップルキャリー信号R
CY’を出力するようになっており、この遅延されたリ
ップルキャリー信号RCY°が出力されることによりパ
ルス信号OUTが”H″になって主スイッチング素子Q
がオンされる。すなわち、主スイッチング素子Qの両端
電圧VQが基準電圧Vs以下になった時点で検出信号V
cが、”L”になるが、この時点では両端電圧■9は完
全に0となっていないので、所定の遅延時間td(4ク
ロック分)だけ遅らせることにより両端電圧■9が完全
にOになった時点で主スイッチング素子Qをオンさせる
ようになっている。
In the embodiment, the clock signal CLK is emitted for a predetermined clock period from the time when the detection signal Vc becomes "L" (in the embodiment, the clock signal CLK
The ripple carry signal R is delayed by 4 clocks)
CY' is output, and by outputting this delayed ripple carry signal RCY°, the pulse signal OUT becomes "H" and the main switching element Q
is turned on. That is, when the voltage VQ across the main switching element Q becomes equal to or lower than the reference voltage Vs, the detection signal V
c becomes "L", but at this point, the voltage at both ends ■9 is not completely 0, so by delaying by a predetermined delay time td (4 clocks), the voltage at both ends ■9 becomes completely O. When this happens, the main switching element Q is turned on.

したがって、主スイッチング素子Qの両端電圧V9が高
いレベルの状態で主スイッチング素子Qがオンされるこ
とがなく、主スイッチング素子Qに大きなラッシュ電流
・が流れることにより主スイッチング素子Qが破壊され
るのを防止できるようになっている。
Therefore, the main switching element Q is not turned on when the voltage V9 across the main switching element Q is at a high level, and the main switching element Q is not destroyed due to a large rush current flowing through the main switching element Q. can be prevented.

[発明の効果] 本発明は上述のように構成されており、従来例と同様の
シングルエンド型の放電灯点灯装置において、主スイッ
チング素子両端電圧の基準電圧に対する高低を電圧検出
回路にて検出し、電圧検出回路出力に基づいてパルス発
生回路をフィードバック制御するフィードバック制御回
路を、主スイッチング素子の所定のオン制御時にスイッ
チング素子の両端電圧が高レベルのとき、そのオン制御
時点を主スイッチング素子両端電圧が低レベルになるま
で遅延させる遅延回路にて形成したものであり、主スイ
ッチング素子の両端電圧が高い状態で主スイッチング素
子がオンされることがなく、ラッシュ電流による主スイ
ッチング素子の破壊を防止することができるという効果
がある。
[Effects of the Invention] The present invention is configured as described above, and in a single-ended discharge lamp lighting device similar to the conventional example, the voltage detection circuit detects the level of the voltage across the main switching element with respect to the reference voltage. , when the voltage across the switching element is at a high level during a predetermined ON control of the main switching element, the feedback control circuit that performs feedback control of the pulse generation circuit based on the voltage detection circuit output is set to the voltage across the main switching element. The main switching element is not turned on when the voltage across the main switching element is high, which prevents damage to the main switching element due to rush current. It has the effect of being able to

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明一実施例の回路図、第2図は同上の要部
ブロック回路図、第3図乃至第8図は同上の要部回路図
、第9図乃至第11図は同上の動作説明図、第12図は
従来例の回路図、第13図および第14図は同上の動作
説明図である。 9はパルス発生回路、10は放電灯点灯回路、11は電
圧検出回路、12はフィードバック制御回路、Qは主ス
イッチング素子である。
FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a block circuit diagram of the same essential parts, FIGS. 3 to 8 are circuit diagrams of essential parts of the same, and FIGS. FIG. 12 is a circuit diagram of a conventional example, and FIGS. 13 and 14 are explanatory diagrams of the same operation. 9 is a pulse generation circuit, 10 is a discharge lamp lighting circuit, 11 is a voltage detection circuit, 12 is a feedback control circuit, and Q is a main switching element.

Claims (1)

【特許請求の範囲】[Claims] (1)直流電源をLC並列共振回路を介して主スイッチ
ング素子に印加するとともに、LC並列共振回路の電圧
を限流要素を介して放電灯に印加して放電灯点灯回路を
形成し、上記主スイッチング素子をパルス発生回路から
出力される所定のデューティでパルス幅変調されたパル
ス信号にて制御して放電灯を高周波点灯するようにした
放電灯点灯装置において、主スイッチング素子両端電圧
の基準電圧に対する高低を検出する電圧検出回路と、電
圧検出回路出力に基づいてパルス発生回路をフィードバ
ック制御するフィードバック制御回路とを設け、主スイ
ッチング素子の所定のオン制御時にスイッチング素子の
両端電圧が高レベルのとき、そのオン制御時点を主スイ
ッチング素子両端電圧が低レベルになるまで遅延させる
遅延回路にてフィードバック制御回路を形成したことを
特徴とする放電灯点灯装置。
(1) Apply DC power to the main switching element via the LC parallel resonant circuit, and apply the voltage of the LC parallel resonant circuit to the discharge lamp via the current limiting element to form a discharge lamp lighting circuit. In a discharge lamp lighting device in which the discharge lamp is lit at high frequency by controlling the switching element with a pulse width modulated pulse signal with a predetermined duty output from a pulse generation circuit, the voltage across the main switching element is A voltage detection circuit that detects high and low levels and a feedback control circuit that feedback controls the pulse generation circuit based on the output of the voltage detection circuit are provided, and when the voltage across the switching element is at a high level during predetermined ON control of the main switching element, A discharge lamp lighting device characterized in that a feedback control circuit is formed by a delay circuit that delays the ON control point until the voltage across the main switching element reaches a low level.
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