JPH0346780A - I/oピンの修復方法 - Google Patents

I/oピンの修復方法

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JPH0346780A
JPH0346780A JP18115789A JP18115789A JPH0346780A JP H0346780 A JPH0346780 A JP H0346780A JP 18115789 A JP18115789 A JP 18115789A JP 18115789 A JP18115789 A JP 18115789A JP H0346780 A JPH0346780 A JP H0346780A
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JP
Japan
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pin
repair
restoration
base
ceramic substrate
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JP18115789A
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Kiyoshi Kuwabara
清 桑原
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 セラミック基板上に配置されたI/Oピンの修復を行う
際に適用されるI/Oピンの修復方法に関し、 I/Oピンの修復を効率的に実行し得る修復方法の提供
を目的とし、 I/Oピンの配設ピッチ対応に設けられた少なくとも3
個のI/Oピン挿通礼を装備してなる修復用基板と、前
記I/Oピン挿通孔内にほぼ嵌合状態で係入する修復ピ
ンとによってI/Oピン修復用の部材を構成し、前記I
/Oピン挿通孔中の一つに前記修復ピンを実装した修復
用基板を、当該修復ピンが前記修復対象I/Oピンの除
去跡に位置する形で、かつ修復を必要としない前記I/
Oピンがこの修復用基板の他のI/Oピン挿通孔内に係
入する形でセラミック基板に実装してI/Oピンの修復
を行う構成を特徴とする特〔産業上の利用分野〕 本発明はセラミック基板上に配置されたI10ピンの修
復を行う際に適用されるI10ピンの修復方法に関する
な外力が作用したりするとその衝撃によって損傷する場
合がある。このI10ピン1が損傷すると当然これを修
復することになるがその時に下記の問題点が生じる。
〔従来の技術〕
第3図(a)と(b)はセラミック基板の構造を示す要
部斜視図と要部側断面図である。
第3図(a)と(blに示すように、セラミック基板2
0には互いに基準ピッチPを隔てて基準パッド18が設
けられ、それら各基準パッド18上には信号入出力用、
或いは電源供給用のI/Oピンlがそれぞれ一本宛直立
状態で配置されている。これらI10ピンlは、高温ろ
う材(電子部品の実装に用いる半田よりも溶融温度の高
い半田)を用いて各基準パッド18にろう付け(半田付
け)されている。
図中、21は基準パッド18と内層配vA22を電気的
に接続するビアである。
これらI10ピン1は通常の状態で使用されている場合
は特に問題はないが、これに対して太き〔発明が解決し
ようとする課題〕 即ち前記I10ピンlの損傷が単なる折損であったり、
基準パッド18からの剥離である場合は、別のI10ピ
ンlを準備してこれを基準パッド18に再度半田付けす
れば良い(この場合でもセラミック基Fi20を局部的
に加熱することになるので品質的に好ましくないことは
いうまでもない)。
しかしながら、当該I/Oピンlの損傷が、例えば第4
図に示すように、I/、0ビン1と基準パッド18が同
時にセラミック基板20から剥離してしまった場合等は
、これを接着剤を用いてセラミック基板20に接着する
と共に、その基準パッド18に修復用のワイヤ(以下修
復ワイヤと呼ぶ)6を接Vt(この修復ワイヤ6は修復
対象I10ピン1対応に設けられているビア21および
内層配線22と図示以外の個所で接続されている)して
修復を行っていた。しかし、基準パッド18諸共にセラ
ミック基板20から離脱したこのI10ピン1を元の位
置に正しく位置決めすることは技術的に不可能であるた
め、実質的にこの場合は修復が不可能とされていた。
本発明は、第4図に示すような障害が発生した場合にこ
れを効果的に修復できる方法を提供するものである。
〔課題を解決するための手段〕
本発明によるI10ピンの修復方法(以下ピン修復方法
と呼ぶ)は、第1図と第2図に示すように、I/Oピン
■の配設ピッチP対応に設けられた少なくとも3個のI
10ピン挿通孔8を装備してなる修復用基板IOと、前
記!10ピン挿通孔8内にほぼ嵌合状態で係入する修復
ピン5とによってI/Oピン修復用部材を構成し、前記
I10ピン挿通孔8中の一つに修復対象I10ピン1に
代わる前記修復ピン5を実装した修復用基板10を、当
該修復ピン5が前記修復対象I/Oピン1の除去跡に位
置する形で、かつ修復を必要としない前記I10ピン1
がこの修復用基板10の他のI10ピン挿通孔8内に係
入する形でこの修復用基板10をセラミック基板20に
実装してピンの修復を行う構成になっている。
C作 用〕 本発明によるピン修復方法は、修復対象I10ピンlに
代わる修復ピン5を装備した修復用基板10をセラミッ
ク基板20に実装することによって。
即ち実質的に修復対象I10ピン1と修復ピン5を取り
替えることによってI/Oピンの修復を行う構成になっ
ており、かつこの修復ピン5の位置決め手段として正常
なI10ピンlをガイドとして利用する構成になってい
ることから、修復ピン5の位置決め精度を著しく高める
ことができる。
〔実 施 例〕
以下実施例図に基づいて本発明の詳細な説明する。
第1図(alと(blは本発明に用いる修復用基板の一
構造例を示す模式的斜視図とそのA−A線断面図、第2
図(alと(blと(C1は本発明の一実施例を示す要
部側断面図であるが、前記第3図、第4図と同一部分に
は同一符号を付している。
第1図(a)と(b)に示すように、修復用基板10は
、例えばセラミック等で構成され、互いに基準ピッチP
を隔てて設けられた3個のI10ピン挿通孔8と、該I
10ピン挿通孔8の周辺部分に形成されたメタライズパ
ッド15とポンディングパッド11を装備している。な
お、これらメタライズパッド15およびボンディングバ
ンド11の寸法或いは形状については設計段階できめら
れるので特定しない。
以下、第2図(a)と(b)と(C)を用いて本発明の
実施例を工程順序に従って説明する。なお、この実施例
は、I10ピンが前記第4図に示すような状態になった
場合を対象としている。
(1)、第1工程〔第2図(a)参照〕この工程は脱落
したI/Oピン1の跡に例えばセラミック材と接着剤を
混合した絶縁体7を埋め込む工程であって、絶縁体7の
表面はセラミック基板20の面と同一平面になるように
仕上げられる。
(2)、第2工程〔第2図(bl参照〕この工程は前記
第1図に示した修復用基板IOに修復ピン5を実装する
工程である。この工程では第2図(b)に示すように修
復ピン5がピン挿通孔8の中の中央のピン挿通孔8内に
嵌合状態で挿入され、その後半田40を用いてメタライ
ズパッド15に半田付けされる。この時の修復ピン5と
その両側に設けられているI10ピン挿通孔8との間隔
はそれぞれ基準ピッチPとなる。
(3)、第3工程〔第2図(C)参照〕この工程は修復
ピン5の実装が終わった修復用基板10を、修復対象I
10ピンlの跡にこの修復ピン5が位置するようにセラ
ミック基板20に取りつける工程であって、この時、セ
ラミック基板20側の2本のI10ピンlは修復用基板
10側のI10ピン挿通孔8内にそれぞれ嵌合状態で係
入される。この操作が終わるとセラミック基板20側の
I10ピン1は修復用基板10側に設けられたメタライ
ズパッド15に半田40を用いてそれぞれ半田付けされ
る。
このようにしてI10ピンlの修復作業が終わると、今
度は修復ピン5が実装されているポンディングパッド1
1に修復ワイヤ6が接続される。
本発明によるピン修復方法は、修復対象!/Oピンの両
側に配置されている正常なI/OピンIを位置決め用の
ガイドにして修復ピン5を装着する構成であることから
、修復ピン5の位置決め精度が従来の方法に比して著し
く高い。
〔発明の効果〕
以上の説明から明らかなように本発明によれば、修復対
象I10ピンの代替として新たに実装される修復ピン5
の位置的精度を著しく向上させることができ、かつその
作業が著しく容易化されることからI/Oピンの修復作
業の信頼性とその作業効率を大幅に向上し得るといった
優れた工業的効果がある。
【図面の簡単な説明】
第1図(alと山)は本発明に用いる修復用基板の一構
造例を示す模式的斜視図とそのA−A線断面図、 第2図(alと山)と(C1は本発明の一実施例を示す
要部側断面図、 第3図(alと(blはセラミック基板の構造を示す要
部斜視図と要部側断面図、 第4図はI10ピンの損傷例を示す一部破断した要部斜
視図である。 図において、lはI/Oピン、 5は修復ピン、 6は修復ワイヤ、 7は絶縁体、 8はI/Oピン挿通孔、 10は修復用基板、 11はポンディングパッド、 15はメタライズパッド、 18は基準パッド、 20はセラミック基板、 21はビア、 22は内層配線、 40は半田、 をそれぞれ示す。

Claims (1)

  1. 【特許請求の範囲】 セラミック基板(20)上に配置されたI/Oピン(1
    )の修復時に適用される方法であって、 I/Oピン(1)の配設ピッチ(P)対応に設けられた
    少なくとも3個のI/Oピン挿通孔(8)を装備してな
    る修復用基板(10)と、前記I/Oピン挿通孔(8)
    内にほぼ嵌合状態で係入する修復ピン(5)とによって
    I/Oピン修復用の部材を構成し、 前記I/Oピン挿通孔(8)中の一つに前記修復ピン(
    5)を実装した修復用基板(10)を、当該修復ピン(
    5)が前記修復対象I/Oピン(1)の除去跡に位置す
    る形で、かつ修復を必要としない前記I/Oピン(1)
    がこの修復用基板(10)の他のI/Oピン挿通孔(8
    )内に係入する形でセラミック基板”に実装してI/O
    ピン(1)の修復を行う構成を特徴とするI/Oピンの
    修復方法。
JP18115789A 1989-07-12 1989-07-12 I/oピンの修復方法 Expired - Lifetime JPH0766851B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211760A (ja) * 1990-01-17 1991-09-17 Hitachi Ltd 入出力用ピンの補修接続法
EP0536802A2 (en) * 1991-10-11 1993-04-14 Nec Corporation Multilayer circuit board with repaired I/O pin and process for repairing I/O pin on multilayer circuit board
JP2007071434A (ja) * 2005-09-06 2007-03-22 Tokyo Roki Co Ltd 積層型熱交換器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211760A (ja) * 1990-01-17 1991-09-17 Hitachi Ltd 入出力用ピンの補修接続法
EP0536802A2 (en) * 1991-10-11 1993-04-14 Nec Corporation Multilayer circuit board with repaired I/O pin and process for repairing I/O pin on multilayer circuit board
JPH05102382A (ja) * 1991-10-11 1993-04-23 Nec Corp I/oピンの修理構造および修理方法
JP2007071434A (ja) * 2005-09-06 2007-03-22 Tokyo Roki Co Ltd 積層型熱交換器

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