JPH0344035A - バンプ電極を有する半導体装置及びその実装方法 - Google Patents
バンプ電極を有する半導体装置及びその実装方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000000605 extraction Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052802 copper Inorganic materials 0.000 abstract description 6
- 239000010949 copper Substances 0.000 abstract description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052737 gold Inorganic materials 0.000 abstract description 3
- 239000010931 gold Substances 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000007747 plating Methods 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ハンプ電極を有する半導体装置及び半導体
装置の実装方法に関する。
装置の実装方法に関する。
この発明は、バンプ電極を有する半導体装置において、
ハンプ電極をスクライブ領域上に形威することにより、
半導体装置の小型化及び回路基板への薄型実装を可能に
したものである。
ハンプ電極をスクライブ領域上に形威することにより、
半導体装置の小型化及び回路基板への薄型実装を可能に
したものである。
従来、まず第2図(alに示すように、アルくニウム配
線4および窒化シリコン等の保護膜2に形威された半導
体基板lに、電極下地膜5となる銅などの金属膜を形成
する。次に第2図(blに示すごとくホトレジスト6を
塗布し、露光、現像により所定ハンプ電極のバクーンを
形威し、めっき法などにより、金、銅、半田などのバン
プ電極7を形成する。次いで第2図(C1に示すように
、ホトレジスト6及びハンプ電極部以外の電極下地1!
5を除去する。その後、第2図fd)に示すように、半
田等は溶融させ球状バンプとさせ、スクライブする。次
に、第2図(elに示すように、回路基板9からのリー
ド端子8にハンプ電極7の上面を接合することにより、
半導体装置の実装を行っている。
線4および窒化シリコン等の保護膜2に形威された半導
体基板lに、電極下地膜5となる銅などの金属膜を形成
する。次に第2図(blに示すごとくホトレジスト6を
塗布し、露光、現像により所定ハンプ電極のバクーンを
形威し、めっき法などにより、金、銅、半田などのバン
プ電極7を形成する。次いで第2図(C1に示すように
、ホトレジスト6及びハンプ電極部以外の電極下地1!
5を除去する。その後、第2図fd)に示すように、半
田等は溶融させ球状バンプとさせ、スクライブする。次
に、第2図(elに示すように、回路基板9からのリー
ド端子8にハンプ電極7の上面を接合することにより、
半導体装置の実装を行っている。
しかし、従来の方法では、ハンプ電極7の密着強度を確
保するため、ハンプ電極部のアルミニウム配線4は11
001J平方程度の面積を必要とし、電極端子数の多い
半導体装置において、半導体装置を小型化することが困
難となる。又、半導体装置を回路基板へ実装する際、ハ
ンプ電極7の上にリード端子8を接続するため、半導体
装置実装後の回路基板が厚くなるという欠点を有してい
た。
保するため、ハンプ電極部のアルミニウム配線4は11
001J平方程度の面積を必要とし、電極端子数の多い
半導体装置において、半導体装置を小型化することが困
難となる。又、半導体装置を回路基板へ実装する際、ハ
ンプ電極7の上にリード端子8を接続するため、半導体
装置実装後の回路基板が厚くなるという欠点を有してい
た。
そこで、この発明は従来のこのような欠点を解決するた
め、ハンプ電極の密着強度を低下させない小型のハンプ
付半導体装置を提供し、かつ、回路基板への薄型実装方
法を提供することを目的としている。
め、ハンプ電極の密着強度を低下させない小型のハンプ
付半導体装置を提供し、かつ、回路基板への薄型実装方
法を提供することを目的としている。
上記問題点を解決するために、この発明においては、ス
クライブ領域上にハンプ電極を形威することにより、半
導体装置の小型化及び半導体装置の薄型実装が行えるよ
うにした。
クライブ領域上にハンプ電極を形威することにより、半
導体装置の小型化及び半導体装置の薄型実装が行えるよ
うにした。
上記のように、スクライブ領域上にハンプ電極を形威す
ることにより、ハンプ電極の密着強度を保ったまま半導
体装置の小型化が可能となる。また、スクライブ後ハン
プ電極は半導体装置最外周に位置され、ハンプ電極に半
田等を用い溶融した場合チップ端よりハンプ電極が突出
するため、半導体装置の横方向から回路基板のり−ト端
子が接続でき、薄型の実装が可能となる。
ることにより、ハンプ電極の密着強度を保ったまま半導
体装置の小型化が可能となる。また、スクライブ後ハン
プ電極は半導体装置最外周に位置され、ハンプ電極に半
田等を用い溶融した場合チップ端よりハンプ電極が突出
するため、半導体装置の横方向から回路基板のり−ト端
子が接続でき、薄型の実装が可能となる。
以下に、この発明の実施例を図面に基づいて説明する。
−第1図+a+に示すように、アルミニウム配線4及び
窒化シリコン等の保護膜2の形威された半導体基板1に
、電極下地膜5となる銅などの金属膜を形威する。この
とき、アル呉ニウム配線4の大きさ及び保護膜2のスル
ーホール柊は電気的に十分な大きさにすれば良い。次に
、第1図(b)に示すごとくホトレジスl−6を壁布し
、焼イ」、露光、現像によりハンプ電極のパターンをス
クライブ領域10にまたがるよう形威し、めっき法など
により、金、銅、半田などのバンブ電極7を形成する。
窒化シリコン等の保護膜2の形威された半導体基板1に
、電極下地膜5となる銅などの金属膜を形威する。この
とき、アル呉ニウム配線4の大きさ及び保護膜2のスル
ーホール柊は電気的に十分な大きさにすれば良い。次に
、第1図(b)に示すごとくホトレジスl−6を壁布し
、焼イ」、露光、現像によりハンプ電極のパターンをス
クライブ領域10にまたがるよう形威し、めっき法など
により、金、銅、半田などのバンブ電極7を形成する。
次いで、第1図ic]に示すように、ホトレジスト6及
びハンプ電極部以外の電極下地膜5を除去する。
びハンプ電極部以外の電極下地膜5を除去する。
その後、第1図fd+に示すように、スクライブ813
jXをハンプ電極ごとスクライブする。次に、第1図(
elに示すように、回路基板9からのリード端子8とハ
ンプ電極7とを横方向から接続し、半導体装置を回路基
板へ実装することができる。
jXをハンプ電極ごとスクライブする。次に、第1図(
elに示すように、回路基板9からのリード端子8とハ
ンプ電極7とを横方向から接続し、半導体装置を回路基
板へ実装することができる。
この発明は以上説明したように、複雑な工程を追加する
ことなく、従来のハンプ電極形成力法のままで、ハンプ
(=J+導体袈置装小型化が可能となり、又、回路基板
への薄型実装を可能とする効果がある。
ことなく、従来のハンプ電極形成力法のままで、ハンプ
(=J+導体袈置装小型化が可能となり、又、回路基板
への薄型実装を可能とする効果がある。
第1図(a+〜(e)はこの発明の半導体装置の工程順
断面図、第2図(al〜Felは従来の半導体装置の工
程順断面図である。 半導体基板 ・絶縁膜 保護膜 ・アルごニウム配線 電極下地膜 ホ トレジストハ ンプ リード端子 回路基板 スクライブ領域
断面図、第2図(al〜Felは従来の半導体装置の工
程順断面図である。 半導体基板 ・絶縁膜 保護膜 ・アルごニウム配線 電極下地膜 ホ トレジストハ ンプ リード端子 回路基板 スクライブ領域
Claims (2)
- (1)電極取り出し部及びスクライブ領域上にバンプ電
極を有することを特徴とする半導体装置。 - (2)前記バンプ電極側面に回路基板からのリード端子
を接続することを特徴とする請求項1記載の半導体装置
の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1179966A JPH0344035A (ja) | 1989-07-11 | 1989-07-11 | バンプ電極を有する半導体装置及びその実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1179966A JPH0344035A (ja) | 1989-07-11 | 1989-07-11 | バンプ電極を有する半導体装置及びその実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0344035A true JPH0344035A (ja) | 1991-02-25 |
Family
ID=16075089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1179966A Pending JPH0344035A (ja) | 1989-07-11 | 1989-07-11 | バンプ電極を有する半導体装置及びその実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0344035A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0994507A2 (en) * | 1998-10-14 | 2000-04-19 | Lucent Technologies Inc. | Flip chip metallization for an electronic assembly |
JP2008112878A (ja) * | 2006-10-31 | 2008-05-15 | Seiko Instruments Inc | 半導体装置 |
-
1989
- 1989-07-11 JP JP1179966A patent/JPH0344035A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0994507A2 (en) * | 1998-10-14 | 2000-04-19 | Lucent Technologies Inc. | Flip chip metallization for an electronic assembly |
EP0994507A3 (en) * | 1998-10-14 | 2000-08-16 | Lucent Technologies Inc. | Flip chip metallization for an electronic assembly |
JP2008112878A (ja) * | 2006-10-31 | 2008-05-15 | Seiko Instruments Inc | 半導体装置 |
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