JPH0341537A - 記憶装置のリトライリード制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 （既要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要） 主記憶装置（ＭＳＵ）のリードデータにエラーを検出し
た際に実行されるリトライリードアクセスの制御方式に
関し、 リトライリードアクセス時のアクセスタイムを短＜シて
、主記憶装置（ＭＳＵ）でのスループットの低下を防ぎ
、システム性能を向上させることを目的とし、 メモリからのリードデータを、エラー訂正回路でエラー
訂正を行ってから主記憶制御部（ＭＣｔｌ）に送り返す
手段と、上記エラー訂正回路をバイパスして、該リード
データを直接上記主記憶制御部（ＭＣＵ）に送り返す手
段とを備え、通常リードアクセス時は、上記エラー訂正
回路をバイパスしたり一ドデータを上記主記憶制御部（
ＭＣＵ）に送り返し、上記通常リードアクセス時のり−
ドデータにエラーが発生した時のリトライリードアクセ
ス時には、上記エラー訂正回路を使用して訂正されたリ
ードデータを上記主記憶制御部（ＭＣＵ）に送り返すこ
とを行っている主記憶装置（ＭＳＵ）において、該上記
ｆｆｌ制御部（ＭＣｔｌ）上に、通常リードアクセス時
にエラーを検出したアドレスを保持する為のアドレスバ
ッファと、本主記憶装置（ＭＳＩＩ）上には、上記通常
リードアクセス時にエラーを検出した時のエラー訂正回
路を使用して訂正したリードデータを保持するリードデ
ータバッファとを設けて、上記リトライリードアクセス
時に、主記憶制御装置（ＭＣＵ）は、上記アドレスバッ
ファを参照して、該当するアドレスが存在する時には、
通常のリトライリードアクセスとは区別されるリトライ
リードアクセス■を発行し、主記憶装置（ＭＳＵ）は、
該リトライリードアクセス■を認識した時に、メモリを
起動することなく、上記データバッファから訂正された
リードデータを主記憶制御装置（ＭＣＵ）に送り返すよ
うに構成する。

〔産業上の利用分野〕

本発明は、上記憶装ｆ　（ＭＳＵ）のリードデータにエ
ラーを検出した際に実行されるリトライリードアクセス
の制御方式に関する。

最近の計算機システムにおいては、半導体技術や、実装
技術の進歩に伴って、論理素子間の伝播遅延時間が短縮
され、マシンサイクルも短くなって、中央処理装置（Ｃ
ＰＵ）の処理能力も大幅に向上している。

これに伴って、該中央処理装置（ＣＰＵ）から上記憶装
ｆ　（ＭＳＵ）に対するメモリアクセスの頻度も増大し
ている為、該主記憶装置（ＭＳＵ）アクセスに対する処
理能力の向上が必要とされている。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来の記憶装置のリトライリード制御方式を説明する図
である。

先ず、中央処理袋？！！　（ＣＰＵ）から主記憶制御部
（ＭＣＵ）に要求された通常のリードアクセス（ＲＥＡ
Ｄ−Ｎ）は、中央処理装置（ＣＰＵ）からの要求を受は
付けるレジスタ７ａを経て、ＭＳＵ　リクエストレジス
タ７ｂに送出される。

主記憶装置（ＭＳＵ）においては、該ＭＳＵリクエスト
レジスタ７ｂに、上記リードアクセス（ＲＥＡＤ−Ｎ）
を受は付けると、タイミングジェネレータ６ａの制御に
よって、該メモリアクセスの単位である、例えば、メモ
リパンクロｂに対するリードアクセスを実行する。

メモリパンクロｂからのリードデータはリードデータレ
ジスタ８ａにセットされると共に、エラーチエツク回路
３によって、エラーの有無をチエツクする。

若し、ここで、エラーを検出すると、エラーラッチ８ｂ
をセットして、エラー情報レジスタ８ｃに、該エラーに
対応する情報をセットする。

一方、上記タイミングジェネレータ６ａからのリードア
クセス（ＲＥＡＤ−Ｎ）の指示により、リードデータレ
ジスタ８ａの内容が、ＭＳＵリードデータとして、主記
憶制御装置（ＭＣＵ）に送出され、これと同期して、エ
ラーラッチ８ｂのエラー信号も、主記憶制御装置（ＭＣ
Ｕ）に送出され、該主記憶制御装置（ＭＣＵ）では、こ
れらを、ＭＳＵ　リードデータレジスタ９ａ、ＭＳＵリ
ードエラーラッチ９ｂで受は取り、その優、ＭＳＵアク
セス制御バイブライン５からの当該メモリアクセスの情
報に同期したタイミングで、中央処理装置（ＣＰＵ）に
送り返す。

中央処理装置（ＣＰＵ）では、該エラー信号を認識する
と、リトライリードアクセスを発行する。

主記憶制御装置ｉｆ　（ＭＣＩ）では、該リトライリー
ドアクセス（ＲＥＡＤ−Ｒ）を認識すると、ＣＰＵリク
エスＦレジスタ７ａを経て、ＭＳＵ　リクエストレジス
タ７ｂに送出される。

主記憶装置（ＭＳＵ）では、上記と同様にして、該当の
メモリパンクロｂに対するアクセスを行い、今度は、エ
ラー訂正回路４で訂正されリトライリードレジスタ８ｅ
にセットされている訂正データを上記リトライリードア
クセス（ＲＥＡＤ−Ｒ）指示信号で選択して、主記憶制
御装置（Ｍ（：Ｕ）に送出する。

核上記憶制御装置（ＭＣＩ）では、ＭＳＵリードデタレ
ジスタ９ａに返送されてきた上記訂正データを中央処理
装置（ＣＰＩＪ）に送り返して、該リトライリードアク
セスを終了する。

このように、従来の主記憶装置（ＭＳｔｌ）アクセスに
おいては、リードデータの訂正動作によるアクセスタイ
ムの遅延を防止する為、通常は、リードデータに対する
エラー訂正回路４をバイパスして、メモリパンクロｂか
ら読み出したり一ドデータと、その内容が正しいか否か
を認識する為のエラー信号とを主記憶制御装置（ＭＣＵ
）を介して、中央処理装置　（ＣＰＵ）に送り返してい
る。

そして、中央処理装置（ＣＰＵ）では、上記エラー信号
を参照して、該リードデータにエラーがあると認識した
時のみ、主記憶制御装置（ＭＣｔｌ）を経由して、リト
ライリードアクセス（ＲＥＡＤ−１？）を起動すること
で高速化を図っていた。

従って、主記憶装置（ＭＳＵ）のリードデータにエラー
があると、同一アドレスの内容を２度リードすることに
なる。

この間、中央処理装置（ＣＰＵ）では、該リトライリー
ドアクセスによる正しいリードデータが送られてくる迄
、処理を中断せねばならず、システム性能の低下を招く
という問題があった。

又、主記憶装置（ＭＳυ）でも、該リトライリードアク
セスによって、そのアドレスに対応するメモリバンクが
ビジーとなり、後続するＭＳＵアクセスを実行すること
ができず、該主記憶装置（ＭＳＵ）アクセスのスループ
ットが低下し、結果的にシステムの性能を低下させると
いう問題があった。

本発明は上記従来の欠点に鑑み、主記憶装置（ＭＳＯ）
のリードデータにエラーを検出した際に実行されるリト
ライリードアクセス時のアクセスタイムを短くして、主
記憶装置（ＭＳＵ）でのスループットの低下を防ぎ、シ
ステム性能を向上させることができる制御方式を提供す
ることを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成された記憶装置のリト
ライリード制御方式によって達成される。

メモリからのリードデータを、エラー訂正回路でエラー
訂正を行ってから主記憶制御部（ＭＣＵ）に送り返す手
段と、 上記エラー訂正回路をバイパスして、該リードデータを
直接上記主記憶制御部（ＭＣＵ）に送り返す手段とを備
え、 通常リードアクセス時は、上記エラー訂正回路をバイパ
スしたり−ドデータを上記主記憶制御部（ＭＣＵ）に送
り返し、 上記通常リードアクセス時のリードデータにエラーが発
生した時のリトライリードアクセス時には、上記エラー
訂正回路を使用して訂正されたりドデータを上記主記憶
制御部（ＭＣＵ）に送り返すことを行っている主記憶装
置（ＭＳＵ）において、上記主記憶装置（ＭＳＵ）にリ
ードデータバッファを設け、上記通常リードアクセス時
のリードブタにエラーを検出すると、上記エラー訂正回
路によってリードデータを訂正し、訂正したリードブタ
を上記リードデータバッファに保持し、主記憶制御装置
（ＭＣＵ）には、上記リードデータバッファに保持され
ているリードデータに対するアドレスを保持するアドレ
スバッファを備えて、上記リトライリードアクセス時に
、主記憶制御装置（ＭＣＵ）は、上記アドレスバッファ
を参照して、該当するアドレスが存在する時には、通常
のリトライリードアクセスとは区別されるリトライリー
ドアクセス■を発行し、 主記憶装置（ＭＳＵ）は、該リトライリードアクセスの
を認識した時に、メモリを起動することなく、上記デー
タバッファから訂正されたリードデータを主記憶制御装
置（ＭＣＵ）に送り返すように構成する。

〔作用〕

即ち、本発明によれば、主記憶装置（ＭＳＵ）では、通
常リードアクセス（ＲＥＡＤ−Ｎ）時のリードデータバ
ッファを検出すると、主記憶制御装置（ＭＣＵ）にエラ
ーを報告すると共に、該検出したエラーのエラー位置情
報（例えば、誤り訂正符号（ＥＣＣ）が指示するエラー
位置情報）に従って、該リードデータを訂正し、そのリ
ードデータを、例えば、先入れ先出しくＦＩＦＯ）形式
のデータバッファに保持する。

一方、主記憶制御装置（ＭＣＵ）では、該主記憶装置（
ＭＳＵ）からエラー報告を受は取ると、ＭＳＵアクセス
制御パイプラインからそのエラーに対応するアドレスを
リトライリード用アドレスとして、同じＦＩＦＯ形式の
アドレスバッファに保持する。

上記通常リードアドレス（ＲＥＡＤ−Ｎ）でエラーが発
生したことにより、中央処理装置（ＣＰＵ）から主記憶
制御装置（ＭＣＵ）にリトライリードアクセス要求が指
示されると、該主記憶制御装置（ＭＣＩ＋）では、上記
アドレスバッファを参照して、その中に該当するアドレ
スが存在すると、主記憶装置（ＭＳＵ）に対して、該ア
ドレスバッファの何番目に存在するかの情報と共に、通
常のリトライリードアクセス（ＲＥＡＤ−Ｒ）とは区別
されるリトライリードアクセス（ＲＥＡＤ−ＮＲ）のを
発行する。

主記憶装置（ＭＳＵ）では、該リトライリードアクセス
（ＲＥＡＤ−ＮＲ）のを受は取ると、メモリバンクを起
動することなく、直接、上記データバッファをアクセス
し、上記何番目かの情報に基づいて、該当アドレスの訂
正データをリードし、そのデータをリトライリードデー
タとして主記憶制御装置（ＭＣＯ）に送り返す。

若し、上記中央処理装置（ＣＰＩＩ）からのリトライリ
ードアクセスで、主記憶制御装置（ＭＣＵ）がアドレス
バッファを参照して、該当のアドレスが存在しない（該
アドレスバッファの容量によっては、中央処理装置ｔ　
（ＣＰＵ）からリトライリードアクセスがきたとき、該
アドレスに対応した訂正データが存在しないことがある
）時には、主記憶装置（ＭＳＵ）に対して、通常のリト
ライリードアクセス（ＲＨＡＤ−Ｒ）を発行し、主記憶
装置（ＭＳＵ）では、このアクセスを認識すると、メモ
リバンクを起動し、読み出したリードデータをエラー訂
正回路を経て主記憶制御装置（ＭＣＵ）に送り返すよう
に動作する。

このように動作するので、中央処理装置（ＣＰＵ）から
のリトライリードアクセス要求があった時、実際にメモ
リバンクを起動することなく、直接リードデータバッフ
ァから訂正データを読み出すので、該リトライリードア
クセスの高速化が実現できる。又、メモリバンクへのア
クセスが低減できるので、バンクビジーによる主記憶装
置（ＭＳＵ）へのアクセス待ちが減少し、システムの性
能の低下を防ぐことができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、主記憶制
御装置（ＭＣＵ）上に通常リードアクセス時にエラーを
検出した際のアドレスを保持するアドレスバッファ２と
、主記憶装置（ＭＳＵ）上に該通常リードアクセス時に
エラーを検出した際の訂正データを保持するり−ドデー
タバッファ　１とを設けて、中央処理装置（ＣＰＵ）か
らリトライリードアクセス要求が指示された場合には、
該アドレスバッファ２を参照して、該当のアドレスが存
在するとき、通常のリトライリードアクセス（ＲＥＡＤ
−Ｒ）とは区別されるリトライリードアクセス（ＲＥＡ
Ｄ−ＮＲ）■を発行して、メモリパンクロｂをアクセス
することなく、上記リードデータバッファ　１から直接
訂正データを読み出す手段が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。

以下、第１図によって本発明の記憶装置のリトライリー
ド制御方式を説明する。

先ず、中央処理装置（ＣＰＵ）から主記憶制御部（ｈＣ
Ｏ）に要求された通常のリードアクセス（ＲＥＡＤ−Ｎ
）は、中央処理装置（ＣＰＵ）からの要求を受は付ける
ＣＰＵ　リクエストレジスタ７ａを経て、ＭＳυリクエ
ストレジスタ７ｂに送出される。

主記憶装置（ＭＳＵ）においては、該Ｍｓｕリクエスト
レジスタ７ｂに、上記通常のリードアクセス（ＲＥＡＤ
−Ｎ）を受は付けると、タイミングジェネレータ６ａの
制御によって、該メモリアクセスの単位である、例えば
、メモリパンクロｂに対するリードアクセスを実行する
。

メモリパンクロｂからのリードデータはリードデータレ
ジスタ８ａにセットされると共に、エラチエツク回路３
によって、エラーの有無をチエツクする。

若し、ここで、エラーを検出すると、エラーラッチ８ｂ
をセットして、エラー情報レジスタ８Ｃに、該エラーに
対応する情報をセットする。

上記の如く、リードデータレジスタ８ａの内容にエラー
があると、上記エラー情報レジスタ８Ｃの内容に従って
、エラー訂正回路４で、該リードデータの訂正を行い、
リトライリードレジスタ８ｅにセットされ、これと同期
してエラーラッチ８ｂのエラー信号もエラーラッチ８ｄ
に移される。

該エラーラッチ８ｄにエラー信号が指示されると、上記
リードデータレジスタ８ｅの内容が、例えば、先入れ先
出しくＦＩＦＯ）形式のり−ドデータバッファ　１に保
持される。

一方、上記タイミングジェネレータ６ａからのリードア
クセス（ＲＥＡＤ−Ｎ）の指示により、リードデータレ
ジスタ８ａの内容が、ＭＳｔｌ　リードデータとして、
主記憶制御部ｆ　（ＭＣＵ）に送出され、これと同期し
て、エラーラッチ８ｂのエラー信号も、主記憶制御装置
　（ＭＣＩＩ）に送出され、該主記憶制御装置（ＭＣＵ
）では、これらを、旧υリードデータレジスタ９ａ、Ｍ
ＳＵ　リードエラーラッチ９ｂで受は取る。

主記憶制御装置（ＭＣＵ）では、ＭＳ［Ｉ　リードエラ
ラッチ９ｂで、ＭＳｔＪリードデータのエラーを認識す
ると、ＭＳＵアクセス制御パイプライン５から、該エラ
ーに対応したアドレスを取り出して、例えば、先入れ先
出しくＦＩＦＯ）形式のアドレスバッファ２に保持する
。

そして、上記耶ｕリードデータレジスタ９ａ、ＭＳＵリ
ードエラーラッチ９ｂの内容は、その優、中央処理装置
（ＣＰＵ）に送り返す。

中央処理装置（ＣＰＵ）では、該リードデータにエラー
のあることを、該エラー信号（ＭＳυリードデークエラ
ーラッチ９ｂの信号）により認識すると、リトライリー
ドアクセスを発行する。

主記憶制御装置（ＭＣＵ）では、該リトライリードアク
セスを、ＣＰＵリクエストレジスタ７ａで受は付けると
、本発明のアドレスバッファ２を参照して、該当するア
ドレスが存在すると、主記憶装置（ＭＳＵ）に対して、
該アドレスが存在する位置情報（ＦＩＦＯ形式のアドレ
スバッファの何番目に存在するかの情報）と共に、通常
のリトライリードアクセス（ＲＥＡＤ−Ｒ）とは区別さ
れるリトライリードアクセス（ＲＥＡＤ−ＮＲ）■を発
行する。

主記憶装置（ＭＳＵ）では、該リトライリードアクセス
（Ｒ１１！ＡＤ−ＮＲ）■が指示されると、メモリパン
クロｂを起動することなく、直接、本発明のリードデー
タバッファ１をアクセスし、上記位置情報に基づいて、
該エラーに対応する訂正データを取り出し、リトライリ
ードデータレジスタ８ｅにセットし、このデータを主記
憶制御装置（ＭＣＵ）に送り返し、該主記憶制御装置（
ＭＣＵ）はこの訂正されたデータを中央処理装置（ＣＰ
Ｕ）に送り返して、本リトライリードアクセスを終了す
る。

上記の動作で、主記憶制御装置（ＭＣＵ）がアドレスバ
ッファ２を参照した結果、該当するアドレスが存在しな
い場合、例えば、該アドレスバッファの容量が小さくて
、中央処理装置（ＣＰＩＩ）からリトライリードアクセ
スがきたとき、該アドレスに対応した訂正データが存在
しないような場合には、該主記憶制御装置（ＭＣＵ）は
主記憶装置（ＭＳＵ）に対して、通常のリトライリード
アクセス（ＲＥＡＤ−Ｒ）を発行する。

主記憶装置（ＭＳＵ）では、該通常のリトライリードア
クセス（Ｒ１！ＡＤ−Ｒ）が指示されると、通常のリー
ドアクセス（ＲＥＡＤ−Ｎ）の場合と同じように、メモ
リパンクロｂを起動し、そのリードデータを、エラー訂
正回路４で訂正し、リトライリードレジスタ８ｅを経て
、主記憶制御装置（ＭＣＵ）に訂正されたリードデータ
を送り返すようする。

このように、本発明は、主記憶装置（ＭＳＵ）のリード
データにエラーを検出した際に実行されるリトライリー
ドアクセスを行うのに、主記憶制御装置（ＭＣＩＩ）上
に通常リードアクセス時にエラーを検出した際のアドレ
スを保持するアドレスバッファ２と、主記憶袋Ｗ（ＭＳ
ｔｌ）上に該通常リードアクセス時にエラーを検出した
際の訂正データを保持するり−ドデータバッファ１とを
設けて、中央処理装置（ＣＰＵ）からリトライリードア
クセス要求が指示された場合には、該アドレスバッファ
２を参照して、該当のアドレスが存在するとき、通常の
リトライリードアクセス（ＲＥＡＤ−Ｒ）とは区別され
るリトライリードアクセス（ＲＥＡＤ−ＮＲ）■を発行
して、メモリバンクをアクセスすることなく、上記り一
ドデータバンファ１から直接訂正データを読み出して返
送すようにしたところに特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のリトライリード
制御方式は、メモリからのリードデータを、エラー訂正
回路でエラー訂正を行ってから主記憶制御部（？ＩＣＩ
Ｉ）に送り返す手段と、上記エラー訂正回路をバイパス
して、該リードデータを直接上記主記憶制御部（ＭＣＵ
）に送り返す手段とを備え、通常リードアクセス時は、
上記エラー訂正回路をバイパスしたリードデータを上記
主記憶制御部（ＭＣＯ）に送り返し、上記通常リードア
クセス時のリードデータにエラーが発生した時のリトラ
イリードアクセス時には、上記エラー訂正回路を使用し
て訂正されたリードデータを上記主記憶制御部（ＭＣＯ
）に送り返すことを行っている主記憶装置（ＭＳＵ〉に
おいて、該主記憶制御部（ＭＣＵ）上に、通常リードア
クセス時にエラーを検出したアドレスを保持する為のア
ドレスバッファと、本主記憶装置（ＭＳＵ）上には、上
記通常リードアクセス時にエラーを検出した時、エラー
訂正回路を使用して訂正したリードデータを保持するリ
ードデータバッファとを設けて、上記リトライリードア
クセス時に、主記憶制御装置（ＭＣＵ）は、上記アドレ
スバッファを参照して、該当するアドレスが存在する時
には、通常のリトライリードアクセスとは区別されるリ
トライリードアクセスのを発行し、主記憶袋Ｗ（ＭＳＵ
）　は、該リトライリードアクセス■を認識した時に、
メモリを起動することなく、上記データバッファから訂
正されたリードデータを主記憶制御装置（ＭＣＵ）に送
り返すようにしたものであるので、中央処理装置（ＣＰ
Ｕ）からのリトライリードアクセス要求があった時、実
際にメモリバンクを起動することなく、直接リードデー
タバッファから訂正データを読み出すので、該リトライ
リードアクセスの高速化が実現できる。又、メモリバン
クへのアクセスが低減できるので、バンクビジーによる
主記憶装置（ＭＳＵ）へのアクセス待ちが減少し、シス
テムの性能の低下を防ぐことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は従来の記憶装置のりトライリ 式を説明する図。 である。 ド制御方 図面において、 １はリードデータバッファ。 ２はアドレスバッファ、３はエラーチエツク回路。 ４はエラー訂正回路。 ５はＭＳＵアクセス制御パイプライン。 ６ａはタイミングジェネレータ。 ６ｂはメモリバンク、又は、メモリ。 ７ａはＣＰｕリクエストレジスタ。 ７ｂはＭＳＵリクエストレジスタ。 ８ａはリードデータレジスタ。 ８ｂ、８ｄはエラーラッチ。 ８ｃはエラー情報レジスタ。 ８ｅはリトライリードデータレジスタ。 ９ａはＭＳＵリードデータレジスタ。 ９ｂは＋ＩＳＵリードデータエラーラッチ。 Ｒ＃ＡＤ−Ｎは通常のリードアクセス。 ＲＥＡＤ−Ｒは通常のリトライリードアクセス。 ＲＥＡＤ−ＮＲは本発明のリトライリードアクセスの。 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 メモリ（６ｂ）からのリードデータを、エラー訂正回路
   （４）でエラー訂正を行ってから主記憶制御部（ＭＣＵ
   ）に送り返す手段と、 上記エラー訂正回路（４）をバイパスして、該リードデ
   ータを直接上記主記憶制御部（ＭＣＵ）に送り返す手段
   とを備え、 通常リードアクセス時は、上記エラー訂正回路（４）を
   バイパスしたリードデータを上記主記憶制御部（ＭＣＵ
   ）に送り返し、 上記通常リードアクセス時のリードデータにエラーが発
   生した時のリトライリードアクセス時には、上記エラー
   訂正回路を使用して訂正されたリードデータを上記主記
   憶制御部（ＭＣＵ）に送り返すことを行っている主記憶
   装置（ＭＳＵ）において、上記主記憶装置（ＭＳＵ）に
   リードデータバッファ（１）を設け、上記通常リードア
   クセス時のリードデータにエラーを検出すると、上記エ
   ラー訂正回路（４）によってリードデータを訂正し、訂
   正したリードデータを上記リードデータバッファ（１）
   に保持し、 主記憶制御装置（ＭＣＵ）には、上記リードデータバッ
   ファ（１）に保持されているリードデータに対するアド
   レスを保持するアドレスバッファ（２）を備えて、 上記リトライリードアクセス時に、主記憶制御装置（Ｍ
   ＣＵ）は、上記アドレスバッファ（２）を参照して、該
   当するアドレスが存在する時には、通常のリトライリー
   ドアクセスとは区別されるリトライリードアクセス（［
   １］）を発行し、 主記憶装置（ＭＳＵ）は、該リトライリードアクセス（
   ［１］）を認識した時に、メモリ（６ｂ）を起動するこ
   となく、上記データバッファ（１）から訂正されたリー
   ドデータを主記憶制御装置（ＭＣＵ）に送り返すことを
   特徴とする記憶装置のリトライリード制御方式。