JPH0339947Y2 - - Google Patents
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- Publication number
- JPH0339947Y2 JPH0339947Y2 JP1981196089U JP19608981U JPH0339947Y2 JP H0339947 Y2 JPH0339947 Y2 JP H0339947Y2 JP 1981196089 U JP1981196089 U JP 1981196089U JP 19608981 U JP19608981 U JP 19608981U JP H0339947 Y2 JPH0339947 Y2 JP H0339947Y2
- Authority
- JP
- Japan
- Prior art keywords
- switching circuit
- circuit
- terminals
- pair
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000005259 measurement Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009529 body temperature measurement Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔考案の属する技術分野〕
本考案は、多チヤンネル入力測定装置あるいは
制御装置などに適するアナログ信号の結合分離回
路に関する。特に、多チヤンネルの入出力端子の
一つを１チヤンネルの入出力端子に接続するマル
チプレクサ、あるいはデマルチプレクサに関す
る。
制御装置などに適するアナログ信号の結合分離回
路に関する。特に、多チヤンネルの入出力端子の
一つを１チヤンネルの入出力端子に接続するマル
チプレクサ、あるいはデマルチプレクサに関す
る。
第１図は従来例の結合分離回路で、複数ｎ対の
端子A1，A2……Aoと、一対の端子Ｂとがあり、
図外の制御入力に応じてこの端子A1，A2……Ao
のいずれか一対を端子Ｂに接続するスイツチ測定
が構成されている。端子A1，A2……Aoには例え
ば各所に配置された温度測定用の熱電対回路が接
続され、端子Ｂには温度測定装置が接続される。
端子A1，A2……Aoと、一対の端子Ｂとがあり、
図外の制御入力に応じてこの端子A1，A2……Ao
のいずれか一対を端子Ｂに接続するスイツチ測定
が構成されている。端子A1，A2……Aoには例え
ば各所に配置された温度測定用の熱電対回路が接
続され、端子Ｂには温度測定装置が接続される。
各端子A1，A2……Aoにはそれぞれ開閉回路
S1，S2……Soの一端が接続され、他端は一対の共
通接続線に結線され、第二の開閉回路BSを介し
て端子Ｂに接続されている。端子Ｂの間には容量
Ｃが接続されている。
S1，S2……Soの一端が接続され、他端は一対の共
通接続線に結線され、第二の開閉回路BSを介し
て端子Ｂに接続されている。端子Ｂの間には容量
Ｃが接続されている。
例えば開閉回路S1が閉じ、これに同期して開閉
回路BSが閉じると、容量Ｃに端子A1の電圧が与
えられる。開閉回路BSが開くと容量Ｃにはその
電圧が保持され、これが端子Ｂから測定器に与え
られる。測定器の測定が終了すると、この容量Ｃ
を短絡する第三の開閉回路SSが短かく閉じて、
容量Ｃの電荷を放電して次のチヤンネルの測定に
備える。この動作を順次開閉回路S2，S3……Soに
ついて繰返す。各開閉回路は原則として半導体ス
イツチ、特にFET（電界効果トランジスタ）によ
り構成されている。
回路BSが閉じると、容量Ｃに端子A1の電圧が与
えられる。開閉回路BSが開くと容量Ｃにはその
電圧が保持され、これが端子Ｂから測定器に与え
られる。測定器の測定が終了すると、この容量Ｃ
を短絡する第三の開閉回路SSが短かく閉じて、
容量Ｃの電荷を放電して次のチヤンネルの測定に
備える。この動作を順次開閉回路S2，S3……Soに
ついて繰返す。各開閉回路は原則として半導体ス
イツチ、特にFET（電界効果トランジスタ）によ
り構成されている。
このような従来例回路で、端子A1，A2……Ao
の電圧を正しく容量Ｃに伝えるには、開閉回路
BSが開いている間に、開閉回路SSが閉じて容量
Ｃに残つている前の電荷を完全に放電しておくこ
とが必要である。しかし開閉回路SSには開閉動
作に伴うノイズが発生し、これが容量Ｃに残留し
て、いわゆるオフセツトを発生する。
の電圧を正しく容量Ｃに伝えるには、開閉回路
BSが開いている間に、開閉回路SSが閉じて容量
Ｃに残つている前の電荷を完全に放電しておくこ
とが必要である。しかし開閉回路SSには開閉動
作に伴うノイズが発生し、これが容量Ｃに残留し
て、いわゆるオフセツトを発生する。
このオフセツトは、端子Ｂに接続される装置
で、あらかじめオフセツトを読取つておいて、こ
れを基準とするような操作により補償する技術が
知られているが、この従来回路では、開閉回路
SSによるオフセツトと、開閉回路S1，S2……So
により生じるオフセツトとが必ずしも等しくな
く、これを正しく補償できない欠点がある。
で、あらかじめオフセツトを読取つておいて、こ
れを基準とするような操作により補償する技術が
知られているが、この従来回路では、開閉回路
SSによるオフセツトと、開閉回路S1，S2……So
により生じるオフセツトとが必ずしも等しくな
く、これを正しく補償できない欠点がある。
本考案の目的は、上述の容量Ｃを短絡する開閉
回路により生じるオフセツトと、各端子に接続さ
れた開閉回路により生じるオフセツトとを正しく
補償して、スイツチノイズによるオフセツト誤差
を小さくすることのできる回路を提供することに
ある。
回路により生じるオフセツトと、各端子に接続さ
れた開閉回路により生じるオフセツトとを正しく
補償して、スイツチノイズによるオフセツト誤差
を小さくすることのできる回路を提供することに
ある。
本考案は、上記第三の開閉回路SSが、各チヤ
ンネルの開閉回路S1，S2……Soと同種の回路素子
により構成され、上記第二の開閉回路BSの多チ
ヤンネル側に接続された構造を特徴とする。
ンネルの開閉回路S1，S2……Soと同種の回路素子
により構成され、上記第二の開閉回路BSの多チ
ヤンネル側に接続された構造を特徴とする。
第２図は本考案実施例回路の回路図である。第
１図に示した従来例回路と比べると、開閉回路
SSが、開閉回路S1，S2……Soの第ｎ＋１番目の
回路として構成され、その端子側が短絡されて構
成されたところに特徴がある。容量Ｃの両端には
これを直接短絡する回路はなく、開閉回路BSを
介して短絡が行われる。
１図に示した従来例回路と比べると、開閉回路
SSが、開閉回路S1，S2……Soの第ｎ＋１番目の
回路として構成され、その端子側が短絡されて構
成されたところに特徴がある。容量Ｃの両端には
これを直接短絡する回路はなく、開閉回路BSを
介して短絡が行われる。
この回路の制御手順を第３図により説明する。
第３図は各開閉回路の制御タイムチヤートであ
る。開閉回路BSは周期的に開閉動作を繰返す。
この開閉回路BSの開いている期間中に、開閉回
路S1は閉じ、次いで開閉回路BSが閉じると容量
Ｃに端子A1の電圧が与えられる。開閉回路BSが
開くと、この開いている期間中に開閉回路S1が開
き、この時間中に開閉回路SSが閉じる。次に開
閉回路BSが閉じると、容量Ｃの電荷は開閉回路
SSを通り放電される。次に開閉回路BSが開いた
ときに、開閉回路SSが開き、開閉回路S2が閉じ
る。この動作を繰返して開閉回路Soまで開閉動作
を行うと、再び開閉回路S1へ戻る。
第３図は各開閉回路の制御タイムチヤートであ
る。開閉回路BSは周期的に開閉動作を繰返す。
この開閉回路BSの開いている期間中に、開閉回
路S1は閉じ、次いで開閉回路BSが閉じると容量
Ｃに端子A1の電圧が与えられる。開閉回路BSが
開くと、この開いている期間中に開閉回路S1が開
き、この時間中に開閉回路SSが閉じる。次に開
閉回路BSが閉じると、容量Ｃの電荷は開閉回路
SSを通り放電される。次に開閉回路BSが開いた
ときに、開閉回路SSが開き、開閉回路S2が閉じ
る。この動作を繰返して開閉回路Soまで開閉動作
を行うと、再び開閉回路S1へ戻る。
この動作により、端子A1，A2……Aoの電圧は
順に容量Ｃに与えられ、この容量の電圧が端子Ｂ
に現われることになる。
順に容量Ｃに与えられ、この容量の電圧が端子Ｂ
に現われることになる。
ここで、各開閉回路のスイツチノイズにより生
じるオフセツト電圧について考えると、開閉回路
SSによる容量Ｃの放電時間を十分に長くとつて
も開閉回路SSから雑音が発生してこの僅かな電
圧が、開閉回路SSおよびBSが開いた後にも容量
Ｃに残る。これは例えば、開閉回路SS（および
BS）を制御する制御入力信号の漏洩である。ス
イツチ素子にも改良が加えられているが、端子
A1，A2……Aoに与えられる信号が微弱であると
き、この影響は回避できない。
じるオフセツト電圧について考えると、開閉回路
SSによる容量Ｃの放電時間を十分に長くとつて
も開閉回路SSから雑音が発生してこの僅かな電
圧が、開閉回路SSおよびBSが開いた後にも容量
Ｃに残る。これは例えば、開閉回路SS（および
BS）を制御する制御入力信号の漏洩である。ス
イツチ素子にも改良が加えられているが、端子
A1，A2……Aoに与えられる信号が微弱であると
き、この影響は回避できない。
このオフセツト電圧の影響は開閉回路SSに限
らず、開閉回路S1，S2……Soについても発生して
いる。すなわち、端子A1の電圧がかりに零であ
つたとしても、開閉回路S1の発生するスイツチノ
イズにより、容量Ｃにはオフセツト電圧が生じ
る。
らず、開閉回路S1，S2……Soについても発生して
いる。すなわち、端子A1の電圧がかりに零であ
つたとしても、開閉回路S1の発生するスイツチノ
イズにより、容量Ｃにはオフセツト電圧が生じ
る。
従来からこのオフセツト電圧の影響が測定誤差
とならないように、端子Ｂに接続される装置には
この補償回路が設けられている。これは、開閉回
路SSにより容量Ｃが短絡放電された直後に、端
子Ｂに現われる僅かな電圧を読取り、これを基準
として次の測定を行うものである。次に、開閉回
路S1，S2……Soのいずれかが閉じて、入力電圧が
与えられると、これにも同様のオフセツト電圧が
あると考えて、先に端子Ｂから読取つたオフセツ
ト電圧を補償する。
とならないように、端子Ｂに接続される装置には
この補償回路が設けられている。これは、開閉回
路SSにより容量Ｃが短絡放電された直後に、端
子Ｂに現われる僅かな電圧を読取り、これを基準
として次の測定を行うものである。次に、開閉回
路S1，S2……Soのいずれかが閉じて、入力電圧が
与えられると、これにも同様のオフセツト電圧が
あると考えて、先に端子Ｂから読取つたオフセツ
ト電圧を補償する。
本考案の回路では、開閉回路SSが、開閉回路
S1，S2……Soと同種の素子により構成されるの
で、そのスイツチノイズも互いに等しいものと考
えられ、そのオフセツト電圧も等しいと考えてよ
い。また、開閉回路SSが開閉回路BSを介して接
続されるので、開閉回路SSが開いている間にス
イツチノイズを発生することがあつても、これは
直接に容量Ｃの電圧として現われることがなく、
その影響は他の開閉回路S1，S2……Soと同等であ
る。
S1，S2……Soと同種の素子により構成されるの
で、そのスイツチノイズも互いに等しいものと考
えられ、そのオフセツト電圧も等しいと考えてよ
い。また、開閉回路SSが開閉回路BSを介して接
続されるので、開閉回路SSが開いている間にス
イツチノイズを発生することがあつても、これは
直接に容量Ｃの電圧として現われることがなく、
その影響は他の開閉回路S1，S2……Soと同等であ
る。
さらに、第３図で説明したように、開閉回路
SSが閉じる１回の時間は、開閉回路S1，S2……
Soが１回閉じる時間と等しくなるように制御すれ
ば、そのスイツチノイズ発生の状況は開閉回路
S1，S2……Soと等しくなる。
SSが閉じる１回の時間は、開閉回路S1，S2……
Soが１回閉じる時間と等しくなるように制御すれ
ば、そのスイツチノイズ発生の状況は開閉回路
S1，S2……Soと等しくなる。
上記例は、端子A1，A2……Aoに入力信号が与
えられ、端子Ｂが出力信号となるように説明した
が、端子Ｂに時系列的な入力信号が与えられて、
これが端子A1，A2……Aoに分配される場合につ
いても同様であり、この場合にも本考案を実施す
ることができる。
えられ、端子Ｂが出力信号となるように説明した
が、端子Ｂに時系列的な入力信号が与えられて、
これが端子A1，A2……Aoに分配される場合につ
いても同様であり、この場合にも本考案を実施す
ることができる。
以上述べたように、本考案によれば、オフセツ
ト電圧の影響が容量を短絡する開閉回路とチヤン
ネルを選択する開閉回路とで等しくなり、オフセ
ツト電圧による誤差を正確に補償することができ
る回路が得られる。
ト電圧の影響が容量を短絡する開閉回路とチヤン
ネルを選択する開閉回路とで等しくなり、オフセ
ツト電圧による誤差を正確に補償することができ
る回路が得られる。
第１図は従来例回路の回路図。第２図は本考案
実施例回路の回路図。第３図はその動作を説明す
るためのタイムチヤート。 A1，A2……Ao……複数ｎ対の端子、Ｂ……一
対の端子、S1，S2……So……第一の開閉回路、
BS……第二の開閉回路、SS……残留電荷を放電
する第三の開閉回路、Ｃ……容量。
実施例回路の回路図。第３図はその動作を説明す
るためのタイムチヤート。 A1，A2……Ao……複数ｎ対の端子、Ｂ……一
対の端子、S1，S2……So……第一の開閉回路、
BS……第二の開閉回路、SS……残留電荷を放電
する第三の開閉回路、Ｃ……容量。
Claims (1)
- 【実用新案登録請求の範囲】 夫々入力電圧が与えられる複数ｎ対の端子A1，
A2……Aoと、測定端子が接続される一対の端子
Ｂとがあり、制御入力に応じて上記複数ｎ対の端
子のいずれか一対をこの一対の端子Ｂに接続する
スイツチ回路を備え、 このスイツチ回路は、一端がそれぞれ上記複数
ｎ対の端子に接続され他端が一対の共通接続線に
接続された複数ｎ対の第一の開閉回路S1，S2……
Soと、一端が上記一対の共通接続線に接続され他
端か上記一対の端子Ｂに接続された第二の開閉回
路BSとを含み、 さらに、上記一対の端子Ｂの端子間に接続され
上記複数ｎ対の第一の開閉回路が順次閉じること
により複数ｎ対の端子に与えられる入力電圧を上
記第二の開閉回路を介して順次保持する容量Ｃ
と、この容量に蓄積された電荷を放電する第三の
開閉回路SSと、 を備えた結合分離回路において、 上記第三の開閉回路は上記第一の開閉回路と同
種の素子により構成されると共に、この第三の開
閉回路は前記一対の共通接続線の側にこの一対の
共通接続線間が開閉されるように接続され、 上記第二の開閉回路は周期的に開閉動作が繰返
され、この第二の開閉回路が閉になる期間に上記
第一の開閉回路が閉となり上記第二の開閉回路が
次に閉となる期間に上記第三の開閉回路が閉とな
るように上記第一と第三の開閉回路を交互に開閉
することを特徴とする結合分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19608981U JPS5899935U (ja) | 1981-12-26 | 1981-12-26 | 結合分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19608981U JPS5899935U (ja) | 1981-12-26 | 1981-12-26 | 結合分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899935U JPS5899935U (ja) | 1983-07-07 |
| JPH0339947Y2 true JPH0339947Y2 (ja) | 1991-08-22 |
Family
ID=30109338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19608981U Granted JPS5899935U (ja) | 1981-12-26 | 1981-12-26 | 結合分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899935U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362627B1 (en) * | 1998-03-06 | 2002-03-26 | Matsushita Electric Industrial Co., Ltd. | Voltage measuring instrument with flying capacitor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116254A (ja) * | 1974-02-27 | 1975-09-11 |
-
1981
- 1981-12-26 JP JP19608981U patent/JPS5899935U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116254A (ja) * | 1974-02-27 | 1975-09-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5899935U (ja) | 1983-07-07 |
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