JPH033421A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH033421A JPH033421A JP1136037A JP13603789A JPH033421A JP H033421 A JPH033421 A JP H033421A JP 1136037 A JP1136037 A JP 1136037A JP 13603789 A JP13603789 A JP 13603789A JP H033421 A JPH033421 A JP H033421A
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- 239000000758 substrate Substances 0.000 claims abstract description 8
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テレビジョンチューナ等の受信装置を構成す
る半導体集積回路装置に関し、特にＰＬＬ（ｒ’ｈａｓ
ａ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路により周波数同調を
行なう受信回路装置に関する。
る半導体集積回路装置に関し、特にＰＬＬ（ｒ’ｈａｓ
ａ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路により周波数同調を
行なう受信回路装置に関する。
具体的には、テレビのＶＨＦ帯からＵ ＨＦ帯の人力信
号周波数（はぼ５０ Ｍ Ｈｚ 〜９００ Ｍ Ｈｚ
）を扱う半導体集積回路装置に関する。
号周波数（はぼ５０ Ｍ Ｈｚ 〜９００ Ｍ Ｈｚ
）を扱う半導体集積回路装置に関する。
従来のテレビジョンチューナ等の受信回路装置は第２図
のような構成になっていた。すなわち、入力信号はアン
テナ１から狭帯域の選局および高周波増幅段２を経て周
波数変換を行なうミキサ３へ入力される０局部発振回路
４で発生させた局部発振信号は、プログラマブルカウン
タ６、位相比較器７および基準発振器８からなるＰＬＬ
回路ブロック２０．およびローパスフィルタ１０を経て
局部発振回路４へ戻るループにより周波数ロックされ、
ミキサ３へ入力される。入力信号はミキサ３を経てＩＦ
倍信号周波数変換され、ＩＦ信号増幅回路５を経てＩＦ
信号処理回路へ導かれる。なお、この種の受信装置につ
いては例えば、アイ・イー・イー・イー トランザクシ
ョン オンエレクトロニクス、シーイー ペンシューマー ３１、Ｎａ５（１９８５年）第１２４頁から第１３１頁
（ＩＢＩＩ！Ｅ、Ｔｒａｎｓ Ｃｏｎｓｕｍｅｒ ｈｌ
ｅｃｔｒｏｎｉｃｓ、 Ｇ Ｅ −３１、Ｎｎ３ （１
９８５）ｐｐ１２４−１３１において論じられている。
のような構成になっていた。すなわち、入力信号はアン
テナ１から狭帯域の選局および高周波増幅段２を経て周
波数変換を行なうミキサ３へ入力される０局部発振回路
４で発生させた局部発振信号は、プログラマブルカウン
タ６、位相比較器７および基準発振器８からなるＰＬＬ
回路ブロック２０．およびローパスフィルタ１０を経て
局部発振回路４へ戻るループにより周波数ロックされ、
ミキサ３へ入力される。入力信号はミキサ３を経てＩＦ
倍信号周波数変換され、ＩＦ信号増幅回路５を経てＩＦ
信号処理回路へ導かれる。なお、この種の受信装置につ
いては例えば、アイ・イー・イー・イー トランザクシ
ョン オンエレクトロニクス、シーイー ペンシューマー ３１、Ｎａ５（１９８５年）第１２４頁から第１３１頁
（ＩＢＩＩ！Ｅ、Ｔｒａｎｓ Ｃｏｎｓｕｍｅｒ ｈｌ
ｅｃｔｒｏｎｉｃｓ、 Ｇ Ｅ −３１、Ｎｎ３ （１
９８５）ｐｐ１２４−１３１において論じられている。
上記従来技術では、ＰＬＬ回路ブロック２０が１チツプ
の集積回路装置として用意され、他の回路、例えばミキ
サ３、局部発振回路４は別チップもしくは単体トランジ
スタで構成されていた。そこで、局部発振信号は受信装
置を構成する基板上の配線を通してＰＬＬ回路ブロック
２０へ導かれる。そのため、工Ｆ出力信号への局部発振
信号の漏れを低減するため、ＰＬＬ回路ブロック２０へ
の局部発振信号の入力パワーを小さくする必要がある。
の集積回路装置として用意され、他の回路、例えばミキ
サ３、局部発振回路４は別チップもしくは単体トランジ
スタで構成されていた。そこで、局部発振信号は受信装
置を構成する基板上の配線を通してＰＬＬ回路ブロック
２０へ導かれる。そのため、工Ｆ出力信号への局部発振
信号の漏れを低減するため、ＰＬＬ回路ブロック２０へ
の局部発振信号の入力パワーを小さくする必要がある。
それ故、プログラマブルカウンタ６の人力部にはバッフ
ァ増幅器を設けて局部発振信号に対する入力感度を高く
する必要があり、消費電力が大きくなったり入力帯域が
狭くなるといった問題があった。
ァ増幅器を設けて局部発振信号に対する入力感度を高く
する必要があり、消費電力が大きくなったり入力帯域が
狭くなるといった問題があった。
本発明の目的は、低消費電力で人力帯域の広いＰＬＬ回
路ブロックを有する受信回路装置を提供することにある
。
路ブロックを有する受信回路装置を提供することにある
。
上記目的を達成するために、本発明ではＰＬＬ回路ブロ
ックおよびミキサ３への局部発振信号を差動人力とし、
ミキサ３、局部発振回路４、Ｉ Ｆ信号増幅回路５およ
びＰ Ｌ Ｌ Ｉｇｌ路ブロブロック４゜７．８を半導
体４Ａ積回路装置の同−半導体基板上に設けた。
ックおよびミキサ３への局部発振信号を差動人力とし、
ミキサ３、局部発振回路４、Ｉ Ｆ信号増幅回路５およ
びＰ Ｌ Ｌ Ｉｇｌ路ブロブロック４゜７．８を半導
体４Ａ積回路装置の同−半導体基板上に設けた。
プログラマブルカウンタ６を対称型の沖１路構成とし、
局部発振（１号を差動人力とすることで、実効的な入力
振幅が２倍となり、また同一チップ内に設けたことによ
り信号のロスも低減でき１局部発振信号の振幅を小さく
してもプログラマブルカウンタの正常動作が可能となる
。
局部発振（１号を差動人力とすることで、実効的な入力
振幅が２倍となり、また同一チップ内に設けたことによ
り信号のロスも低減でき１局部発振信号の振幅を小さく
してもプログラマブルカウンタの正常動作が可能となる
。
以下に本発明の実施例を参照して詳細に説明する。
実施例１
第１図に本発明の半導体集積回路装置の第１の実施例を
示す０局部発振回路４は２系統の局部発振信号を平衡出
力し、その１方はミキサ３へ、もう１方はプログラマブ
ルカウンタ６へ入力される。
示す０局部発振回路４は２系統の局部発振信号を平衡出
力し、その１方はミキサ３へ、もう１方はプログラマブ
ルカウンタ６へ入力される。
プログラマブルカウンタ６は対称型の回路構成で局部発
振信号を差動入力として受ける。その結果、実効的な局
部発振信号の入力振幅は２倍となり、局部発振信号出力
振幅を１／２まで小さくしてもプログラマブルカウンタ
６は正常動作を実現できる。また同一チップ内で信号伝
達させるため、信号のロスも少なく１局部発振信号撮幅
の一層の低減がｕ（能である。さらに、プログラマブル
カウンタ６の高速部を差動型のＥＣＬ回路で、またその
低速部および位相比較器７、基準発振回路８をＩＩＬ回
路で構成すれば、それらの回路が定電流動作であり論理
振幅が小さいことから、ミキサ３およびＩＦ増幅回路５
への妨害波の発生が低減される。
振信号を差動入力として受ける。その結果、実効的な局
部発振信号の入力振幅は２倍となり、局部発振信号出力
振幅を１／２まで小さくしてもプログラマブルカウンタ
６は正常動作を実現できる。また同一チップ内で信号伝
達させるため、信号のロスも少なく１局部発振信号撮幅
の一層の低減がｕ（能である。さらに、プログラマブル
カウンタ６の高速部を差動型のＥＣＬ回路で、またその
低速部および位相比較器７、基準発振回路８をＩＩＬ回
路で構成すれば、それらの回路が定電流動作であり論理
振幅が小さいことから、ミキサ３およびＩＦ増幅回路５
への妨害波の発生が低減される。
ここで、ＥＣＬ回路およびＩＩＬ回路の例について第３
図に示した。第３図（ａ）はＥＣＬ回路を示しており、
差動入力端子４１０，４２０へ差動入力Ｖｌ が人力さ
れ、差動出力Ｖｏが端子５１Ｏ９５２０に出力される。
図に示した。第３図（ａ）はＥＣＬ回路を示しており、
差動入力端子４１０，４２０へ差動入力Ｖｌ が人力さ
れ、差動出力Ｖｏが端子５１Ｏ９５２０に出力される。
差動対トランジスタ４１１゜４２１、エミッタフォロア
トランジスタ５１１および５２１はそれぞれ定電流源４
５０，４５１゜４５２によって定電流動作を行なってい
る。第３図（ｂ）にはＩ Ｉ Ｌ回路のインバータを２
段示しており、ｐｎｐトランジスタ６１０，６２０は定
電流源として動作している。なお、ｎｐｎトランジスタ
７１０，７２０は逆方向動作である１以上のＥＣＬ回路
およびＩＩＬ回路は論理振幅が０．５〜０．８ｖ程度と
小さく、前述の如く定電流動作であるため、０ＭＯ８構
成のＩＰ回路等に比べて高周波ノイズの発生が小さい。
トランジスタ５１１および５２１はそれぞれ定電流源４
５０，４５１゜４５２によって定電流動作を行なってい
る。第３図（ｂ）にはＩ Ｉ Ｌ回路のインバータを２
段示しており、ｐｎｐトランジスタ６１０，６２０は定
電流源として動作している。なお、ｎｐｎトランジスタ
７１０，７２０は逆方向動作である１以上のＥＣＬ回路
およびＩＩＬ回路は論理振幅が０．５〜０．８ｖ程度と
小さく、前述の如く定電流動作であるため、０ＭＯ８構
成のＩＰ回路等に比べて高周波ノイズの発生が小さい。
また、ニド出力信号への局部発振信号および高周波成分
の漏洩を低減させるために、ミキサ３としてダブルバラ
ンス型を用いる場合にも局部発振信号の平衡入力は有効
であり、プログラマブルカウンタ６への入力同様に局部
発振信号振幅を小さくする事ができ、ニド出力信号への
局部発振信号漏れを低減できる。
の漏洩を低減させるために、ミキサ３としてダブルバラ
ンス型を用いる場合にも局部発振信号の平衡入力は有効
であり、プログラマブルカウンタ６への入力同様に局部
発振信号振幅を小さくする事ができ、ニド出力信号への
局部発振信号漏れを低減できる。
以上述べた様に、発振信号を平衡出力する局部発振回路
、局部発振信号を差動入力として受ける定電流動作のＰ
ＬＬ回路、および局部発振信号を平衡入力で受けるミキ
サを同一チップ内に設けることにより、局部発振信号の
ニド出力信号への漏れを低減でき、さらにＰＬＬ回路ブ
ロック人力段のプログラマブルカウンタを実効的に低消
費電力で高入力感度にできる。
、局部発振信号を差動入力として受ける定電流動作のＰ
ＬＬ回路、および局部発振信号を平衡入力で受けるミキ
サを同一チップ内に設けることにより、局部発振信号の
ニド出力信号への漏れを低減でき、さらにＰＬＬ回路ブ
ロック人力段のプログラマブルカウンタを実効的に低消
費電力で高入力感度にできる。
実施例２
第４図に本発明の半導体集積回路装置の第２の実施例を
示す、ミキサ３、局部発振回路４．Ｉｌ−’増幅回路５
、およびＰＬＬ回路群（プログラマブルカウンタ６、位
相比較ＷＩ７、基準発振器８）を共存させた半導体集積
回路チップ１５において、ミキサ３とＩＦ増幅回路５、
局部発振回路４、ＰＬＬ回路群のそれぞれの電源および
接地の配線と端子３１，３２，３３，３４，３５．３６
を別別に設けている。これによって、局部発振信号、Ｐ
ＬＬ回路群で発生する分局信号およびクロック信号が電
源と接地の配線を介してミキサ３およびＩＦ増幅回路５
に漏れ込むことを低減でき、ニド出力信号への不要信号
漏洩を抑圧できる。ここで、ミキサ３がダブルバランス
型でありニド出力信号への局部発振信号が十分に抑圧さ
れていれば、局部発振回路４の１１ｔ′ｄｆＸおよび接
地の端子３３．３４を、ミキサ３および１Ｆ増幅回路５
の電源および接地の端子３１．３２と共通にしても良く
、その場合チップの端子数を少な（できる。
示す、ミキサ３、局部発振回路４．Ｉｌ−’増幅回路５
、およびＰＬＬ回路群（プログラマブルカウンタ６、位
相比較ＷＩ７、基準発振器８）を共存させた半導体集積
回路チップ１５において、ミキサ３とＩＦ増幅回路５、
局部発振回路４、ＰＬＬ回路群のそれぞれの電源および
接地の配線と端子３１，３２，３３，３４，３５．３６
を別別に設けている。これによって、局部発振信号、Ｐ
ＬＬ回路群で発生する分局信号およびクロック信号が電
源と接地の配線を介してミキサ３およびＩＦ増幅回路５
に漏れ込むことを低減でき、ニド出力信号への不要信号
漏洩を抑圧できる。ここで、ミキサ３がダブルバランス
型でありニド出力信号への局部発振信号が十分に抑圧さ
れていれば、局部発振回路４の１１ｔ′ｄｆＸおよび接
地の端子３３．３４を、ミキサ３および１Ｆ増幅回路５
の電源および接地の端子３１．３２と共通にしても良く
、その場合チップの端子数を少な（できる。
実施例３
第５図に本発明の半導体集積回路装置の第３の実施例を
示す、ミキサ３１局部発振回路４．ＩＦ増幅回路５、お
よびＰＬＬ回路群（プログラマブルカウンタ６ａ、６ｂ
、位相比較ＪＩＭ７１Ｍｓ準発振器８）を共存させた半
導体集積回路チップ１５において、各回路ブロックのチ
ップ上の平面配置を示しており、ミキサ３１局部ｇ１振
回路４およびＩＦ増幅回路５とＰＬＬ回路群との間に接
地電位を与えた素子間分離領域５０を配している。これ
によって、ＰＬＬ回路群で発生する分周信号およびクロ
ック信号が基板を介してミキサ３、局部発振回路４、Ｉ
Ｆ増幅回路５に漏れ込むことを低減でき、ニド出力信号
への不要信号漏洩を抑圧できる。ここで、プログラマブ
ルカウンタ回路ブロックにおいて、ＥＣＬＩｇ回路構成
の部分６ａおよびＩＩＬ回路構成の部分６ｂの配置に関
して、ビＣＬ回路部分６ａをミキサ３およびＩｔ／増幅
回路５に近く、ＩＩＬ回路部分６ｂｔ−遠ざけた。これ
は、差動動作のＥＣＬ回路における内部信号振幅がＩＩ
Ｌ回路の内部信号Ｎ幅より小さくでき、それによってニ
ド出力信号等への不要信号漏洩の抑圧効果が大きくなる
もので、不要信号抑圧レベルが十分であれば必ずしもこ
の限りでなくても良い。
示す、ミキサ３１局部発振回路４．ＩＦ増幅回路５、お
よびＰＬＬ回路群（プログラマブルカウンタ６ａ、６ｂ
、位相比較ＪＩＭ７１Ｍｓ準発振器８）を共存させた半
導体集積回路チップ１５において、各回路ブロックのチ
ップ上の平面配置を示しており、ミキサ３１局部ｇ１振
回路４およびＩＦ増幅回路５とＰＬＬ回路群との間に接
地電位を与えた素子間分離領域５０を配している。これ
によって、ＰＬＬ回路群で発生する分周信号およびクロ
ック信号が基板を介してミキサ３、局部発振回路４、Ｉ
Ｆ増幅回路５に漏れ込むことを低減でき、ニド出力信号
への不要信号漏洩を抑圧できる。ここで、プログラマブ
ルカウンタ回路ブロックにおいて、ＥＣＬＩｇ回路構成
の部分６ａおよびＩＩＬ回路構成の部分６ｂの配置に関
して、ビＣＬ回路部分６ａをミキサ３およびＩｔ／増幅
回路５に近く、ＩＩＬ回路部分６ｂｔ−遠ざけた。これ
は、差動動作のＥＣＬ回路における内部信号振幅がＩＩ
Ｌ回路の内部信号Ｎ幅より小さくでき、それによってニ
ド出力信号等への不要信号漏洩の抑圧効果が大きくなる
もので、不要信号抑圧レベルが十分であれば必ずしもこ
の限りでなくても良い。
実施例４
第６図（ａ）に本発明の半導体集積回路装置の第４の実
施例を示す、実施例３で述べたＲ ？’回路群Ａ（ミキ
サ、局部発振回路、ｌＦ増幅回路）とＩ】Ｌ Ｌ回路部
Ｂとの間の素子間分離領域の断面構造を示しており１本
発明では低濃度のｐ′″層Ｊ０１がその上部に設けであ
る高濃度のｐ十基＆１００を用いている０通常のｐ′″
基板を用いた場合を第６図（ｂ）に示しているが、素子
間分離のための高濃度のｐ十層１１０およびｐ−基板２
００にはそれぞれ電極１５０，１５１により接地電位を
与えているが、ｐ−基板２００の抵抗Ｒ４が十分に小さ
くないために回路群ＡおよびＢにおける高周波信号が漏
洩して互いの不要信号として影響を及ぼす、第６図（ａ
）の本発明によるｐ−／ｐ十基板ではｐ−層１０１が薄
いためその抵抗Ｒ２が小さく、電極１５０，１５１によ
って素子間分離領域全体が接地電位へ低インピーダンス
接続でき、回路群ＡおよびＢの間の高周波信号のクロス
トークを抑圧できる。ここで、ｐ−層１０１の厚さは回
路素子のｎ十埋込層３０１との接合容量が大きくならな
い程度であれば良く、その条件のものでは特に集積回路
の動作速度の低下を生じることはない。
施例を示す、実施例３で述べたＲ ？’回路群Ａ（ミキ
サ、局部発振回路、ｌＦ増幅回路）とＩ】Ｌ Ｌ回路部
Ｂとの間の素子間分離領域の断面構造を示しており１本
発明では低濃度のｐ′″層Ｊ０１がその上部に設けであ
る高濃度のｐ十基＆１００を用いている０通常のｐ′″
基板を用いた場合を第６図（ｂ）に示しているが、素子
間分離のための高濃度のｐ十層１１０およびｐ−基板２
００にはそれぞれ電極１５０，１５１により接地電位を
与えているが、ｐ−基板２００の抵抗Ｒ４が十分に小さ
くないために回路群ＡおよびＢにおける高周波信号が漏
洩して互いの不要信号として影響を及ぼす、第６図（ａ
）の本発明によるｐ−／ｐ十基板ではｐ−層１０１が薄
いためその抵抗Ｒ２が小さく、電極１５０，１５１によ
って素子間分離領域全体が接地電位へ低インピーダンス
接続でき、回路群ＡおよびＢの間の高周波信号のクロス
トークを抑圧できる。ここで、ｐ−層１０１の厚さは回
路素子のｎ十埋込層３０１との接合容量が大きくならな
い程度であれば良く、その条件のものでは特に集積回路
の動作速度の低下を生じることはない。
実施例５
第７図に本発明の半導体集積回路装置の第５の実施例、
を示す。アンテナ１からの人力信号の周波数の範囲が広
い場合、例えばテレビのＶ ＨＦ４ＦからＵＨＦ帯を扱
う場合入力信号の周波数範囲は５０ Ｍ Ｈｚから９０
０ＭＨｚとなり、１系統の周波数変換系のみでは対処で
きない。本実施例は２系統の周波数変換系を設けた場合
を示しており、例えば１系統はＶＨＦ帯用にもう１系統
はＵ Ｈｌ−’帯用に設けている。ミキサ３には局部発
振回路４より局部発信信号が平衡人力され、またミキサ
２３には同様に局部発振回路２４より局部発振信号が平
衡入力され、高周波増幅器２および２２を介して入力さ
れた信号はＩＦ倍信号変換され、ＩＦ増幅回路５５を経
て出力される。一方、局部発振回路４および２４で発生
させた局部発振信号はスイッチ回路６０で選択された後
、実施例１と同様にプログラマブルカウンタ６に差動入
力される。本実施例は実施例１においてミキサおよび局
部発振回路を２系統設けたもので、局部発振信号は２系
統の差動入力のいずれかを選択して１系統の差動出力と
するスイッチ回路６０により平衡を保たれた状態でＰＬ
Ｌ回路群に入力される。そのため実施例１と同様にＩＦ
出力信号への不要信号漏洩を低減できる。
を示す。アンテナ１からの人力信号の周波数の範囲が広
い場合、例えばテレビのＶ ＨＦ４ＦからＵＨＦ帯を扱
う場合入力信号の周波数範囲は５０ Ｍ Ｈｚから９０
０ＭＨｚとなり、１系統の周波数変換系のみでは対処で
きない。本実施例は２系統の周波数変換系を設けた場合
を示しており、例えば１系統はＶＨＦ帯用にもう１系統
はＵ Ｈｌ−’帯用に設けている。ミキサ３には局部発
振回路４より局部発信信号が平衡人力され、またミキサ
２３には同様に局部発振回路２４より局部発振信号が平
衡入力され、高周波増幅器２および２２を介して入力さ
れた信号はＩＦ倍信号変換され、ＩＦ増幅回路５５を経
て出力される。一方、局部発振回路４および２４で発生
させた局部発振信号はスイッチ回路６０で選択された後
、実施例１と同様にプログラマブルカウンタ６に差動入
力される。本実施例は実施例１においてミキサおよび局
部発振回路を２系統設けたもので、局部発振信号は２系
統の差動入力のいずれかを選択して１系統の差動出力と
するスイッチ回路６０により平衡を保たれた状態でＰＬ
Ｌ回路群に入力される。そのため実施例１と同様にＩＦ
出力信号への不要信号漏洩を低減できる。
なお、本実施例５でも示した様に複数の受信系統に用い
ても、また信号の流れが逆による送信系に用いても、同
様の不要信号抑圧効果が得られる。
ても、また信号の流れが逆による送信系に用いても、同
様の不要信号抑圧効果が得られる。
実施例６
第８図に本発明の半導体集積回路装置に好適なバイポー
ラｎｐｎトランジスタの断面構造を示す。
ラｎｐｎトランジスタの断面構造を示す。
活性ベース領域となるｐ−型拡散層１００４の取り出し
を酸化膜１０１０上に設けた多結晶シリコン層１００７
で行なっている。エミッタ領域であるｎ十型拡散層１０
０５は多結晶シリコン層１００７のベース領域との接続
面１００８から活性ベース領域１００４の内側に自己整
合で設けている。そのため、ｎφ型拡散エミッタ層１０
０５とＰ−を拡散活性ベース層１００４の接合面積と、
ｎ エピタキシャル・コレクタ層１０３とｐ−型拡散活
性ベース層１００４の接合面積がほぼ等しく、ＩＩＬ［
回路で用いる逆方向動作において電流利得を大きくでき
、高速動作を実況できる。また、順方向動作においても
コレクタ接合容量が小さいため、テレビのＵＨＦ帯の様
な高周波信号（周波数： ５０ Ｍ Ｈｚ 〜９００
Ｍ Ｈｚ ）を扱うアナログ回路やＥＣＬ回路を低消費
電力で実現できる。
を酸化膜１０１０上に設けた多結晶シリコン層１００７
で行なっている。エミッタ領域であるｎ十型拡散層１０
０５は多結晶シリコン層１００７のベース領域との接続
面１００８から活性ベース領域１００４の内側に自己整
合で設けている。そのため、ｎφ型拡散エミッタ層１０
０５とＰ−を拡散活性ベース層１００４の接合面積と、
ｎ エピタキシャル・コレクタ層１０３とｐ−型拡散活
性ベース層１００４の接合面積がほぼ等しく、ＩＩＬ［
回路で用いる逆方向動作において電流利得を大きくでき
、高速動作を実況できる。また、順方向動作においても
コレクタ接合容量が小さいため、テレビのＵＨＦ帯の様
な高周波信号（周波数： ５０ Ｍ Ｈｚ 〜９００
Ｍ Ｈｚ ）を扱うアナログ回路やＥＣＬ回路を低消費
電力で実現できる。
以上の実施例において、その任意のいくつか、あるいは
すべての組合せを用いることができる。
すべての組合せを用いることができる。
また、半導体としてＧａＡｓ等の他の半導体を用いても
本発明の装置を実現できる。
本発明の装置を実現できる。
本発明によれば、ＰＬＬ回路の低消費電力化と出力信号
への不要信号論理の抑圧を同時に実現できる。また、受
イ４回路を１チツプ化したことにより受信装置の省スペ
ースが実現され、受信装置全体の小型化に効果がある。
への不要信号論理の抑圧を同時に実現できる。また、受
イ４回路を１チツプ化したことにより受信装置の省スペ
ースが実現され、受信装置全体の小型化に効果がある。
第１１５！ｌは本発明の半導体集積回路装置を示す回路
ブロック図、第２図は従来の半導体集積回路装置を示す
回路ブロック図、第３図（ａ）（ｂ）は１４ＣＬ回路お
よびＩＩＬ回路の例を示す回路図、第４図。 −図は本発明の他の実施例を示す回路ブロック図、第５
図は本発明の他の実施例を示す回路ブロックの平面配置
図、第６図（ａ）は本発明の他の実施例を示す断面図、
第６図（ｂ）は従来例を示す断面図、第８図は本発明の
半導体集積回路装置に用いるバイポーラトランジスタの
断面図である。 １・・・アンテナ、２，２２・・・狭帯域選局および高
周波増幅段、３，２３・・・ミキサ、４，２４・・・発
振回路、５．５５・ Ｉ Ｆ増幅回路、６，６ａ、６ｂ
−プログラマブルカウンタ、７・・・位相比較器、８・
・・基準発振器、９・・・コントローラ、１０・・・ロ
ーパスフィルタ、３１，３２，３３，３４，３５，３６
・・・端子および配線、５０・・・分離領域、６０・・
・スイッチ回路、１００・・・ｐ◆型基板、１０１・・
・ｐ′″層、１１０・・・Ｐ十層、１５０．１５１・・
・電極、２００・・・ｐ−基板、３０１・・・ｎ十埋込
層、３０２・・・ｎ−層、４１０．４２０・・・差動入
力端子、４１１，４２１・・・差動対トランジスタ、４
１１，４２２・・・負荷抵抗、４５０，４５１，４５２
・・・定電流源、５１０゜５２０・・・差動出力端子、
５１１，５２１・・・エミッタフォロアトランジスタ、
６００・・・入力端子。 ６１０ 、６２０− ｐ ｎ ｐ トランジスタ、７０
０ ・・・出力端子、７１０，７２０・・・逆方向ｎｐ
ｎトランジスタ、１００１・・・ｐ型基板、１００２・
・・ｎ十埋込層、１００３・・・ｎ−エピタキシャル層
、１００４・・・ｐ−拡散層、１００５ 、１００ Ｂ
−ｎ＋拡散層、１００７・・・多結晶シリコン層、１
００８・・・ｐ−層と多結晶シリコン接続面、１０１０
，１０２０゜１０３０・・・酸化膜、１０５１，１０５
２．１０５３・・・電極。 卒１ Σ 茅 ３０ （α） 茅 ２ 口 （ｂ） ３ ミ １（ワ。 ４ 、発Ｊ展国外 乙 ７゛ロγうτブルカウシ／ １１υ、 ’７Ｚ０ ４ジ万ＩＴＩ）））う７？ＩＪｙｌ−７＞；ｒｔ１箒 ４ （２） 享 ■ 第 ム 閃 （α〕 ００ Ｐ′″き仄 口 ｙ−、Ｉ １′コ ００ ドル灰
ブロック図、第２図は従来の半導体集積回路装置を示す
回路ブロック図、第３図（ａ）（ｂ）は１４ＣＬ回路お
よびＩＩＬ回路の例を示す回路図、第４図。 −図は本発明の他の実施例を示す回路ブロック図、第５
図は本発明の他の実施例を示す回路ブロックの平面配置
図、第６図（ａ）は本発明の他の実施例を示す断面図、
第６図（ｂ）は従来例を示す断面図、第８図は本発明の
半導体集積回路装置に用いるバイポーラトランジスタの
断面図である。 １・・・アンテナ、２，２２・・・狭帯域選局および高
周波増幅段、３，２３・・・ミキサ、４，２４・・・発
振回路、５．５５・ Ｉ Ｆ増幅回路、６，６ａ、６ｂ
−プログラマブルカウンタ、７・・・位相比較器、８・
・・基準発振器、９・・・コントローラ、１０・・・ロ
ーパスフィルタ、３１，３２，３３，３４，３５，３６
・・・端子および配線、５０・・・分離領域、６０・・
・スイッチ回路、１００・・・ｐ◆型基板、１０１・・
・ｐ′″層、１１０・・・Ｐ十層、１５０．１５１・・
・電極、２００・・・ｐ−基板、３０１・・・ｎ十埋込
層、３０２・・・ｎ−層、４１０．４２０・・・差動入
力端子、４１１，４２１・・・差動対トランジスタ、４
１１，４２２・・・負荷抵抗、４５０，４５１，４５２
・・・定電流源、５１０゜５２０・・・差動出力端子、
５１１，５２１・・・エミッタフォロアトランジスタ、
６００・・・入力端子。 ６１０ 、６２０− ｐ ｎ ｐ トランジスタ、７０
０ ・・・出力端子、７１０，７２０・・・逆方向ｎｐ
ｎトランジスタ、１００１・・・ｐ型基板、１００２・
・・ｎ十埋込層、１００３・・・ｎ−エピタキシャル層
、１００４・・・ｐ−拡散層、１００５ 、１００ Ｂ
−ｎ＋拡散層、１００７・・・多結晶シリコン層、１
００８・・・ｐ−層と多結晶シリコン接続面、１０１０
，１０２０゜１０３０・・・酸化膜、１０５１，１０５
２．１０５３・・・電極。 卒１ Σ 茅 ３０ （α） 茅 ２ 口 （ｂ） ３ ミ １（ワ。 ４ 、発Ｊ展国外 乙 ７゛ロγうτブルカウシ／ １１υ、 ’７Ｚ０ ４ジ万ＩＴＩ）））う７？ＩＪｙｌ−７＞；ｒｔ１箒 ４ （２） 享 ■ 第 ム 閃 （α〕 ００ Ｐ′″き仄 口 ｙ−、Ｉ １′コ ００ ドル灰
Claims (1)
- 【特許請求の範囲】 １、少なくとも２つ以上の平衡型出力を有する発振回路
と、該平衡型発振出力の１つを差動入力する混合回路と
、前記平衡型発振出力の１つを差動入力する分周回路を
有するＰＬＬ回路を設けたことを特徴とする半導体集積
回路装置。 ２、上記発振回路および混合回路が少なくとも２組以上
含み、複数の平衡型発振出力から１つの平衡型発振出力
を選択する回路を設けて、該選択出力を上記分周回路の
差動入力とすることを特徴とする請求項１記載の半導体
集積回路装置。 ３、上記分周回路が定電流動作であることを特徴とする
請求項１、又は２記載の半導体集積回路装置。 ４、上記定電流動作の分周回路において、高周波の信号
処理部が差動型のＥＣＬ回路から成り、低周波の信号処
理部がＩＩＬ回路から成ることを特徴とする請求項３記
載の半導体集積回路装置。 ５、上記発振回路および混合回路の電源と接地の配線お
よびこれらに接続されるボンディングパッドを、上記Ｐ
ＬＬ回路の電源と接地の配線およびこれらに接続される
ボンディングパッドと別に設けたことを特徴とする請求
項１、２、３、又は４記載の半導体集積回路装置。 ６、上記発振回路および混合回路と、上記ＰＬＬ回路と
の間に、基板と同一の接地電位を与えた領域を設けたこ
とを特徴とする請求項１、２、３、４、又は５記載の半
導体集積回路装置。 ７、上記基板が低濃度の上層と高濃度の下層の２層構造
であることを特徴とする請求項６記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136037A JPH033421A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136037A JPH033421A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033421A true JPH033421A (ja) | 1991-01-09 |
Family
ID=15165704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136037A Pending JPH033421A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129950A (ja) * | 1991-11-07 | 1993-05-25 | Rohm Co Ltd | Ｐｌｌ周波数シンセサイザ |
| US7081214B2 (en) | 2000-10-25 | 2006-07-25 | Harima Chemicals, Inc. | Electroconductive metal paste and method for production thereof |
| JP2012124630A (ja) * | 2010-12-07 | 2012-06-28 | Japan Radio Co Ltd | 小数点分周ｐｌｌ回路および集積回路 |
-
1989
- 1989-05-31 JP JP1136037A patent/JPH033421A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129950A (ja) * | 1991-11-07 | 1993-05-25 | Rohm Co Ltd | Ｐｌｌ周波数シンセサイザ |
| US7081214B2 (en) | 2000-10-25 | 2006-07-25 | Harima Chemicals, Inc. | Electroconductive metal paste and method for production thereof |
| JP2012124630A (ja) * | 2010-12-07 | 2012-06-28 | Japan Radio Co Ltd | 小数点分周ｐｌｌ回路および集積回路 |
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