JPH0332108A - Two-dimension digital filter circuit - Google Patents
Two-dimension digital filter circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2次元ディジタルフィルタ回路に関し、特に符
号付きディジット数を用いた高速な2次元ディジタルフ
ィルタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a two-dimensional digital filter circuit, and particularly to a high-speed two-dimensional digital filter circuit using signed digit numbers.
従来の2次元ディジタルフィルタ回路に用いられる積和
演算器は、入力、内部演算、出力ともに2補数表示2進
数を扱う乗算器と累算器から構成されていた。A product-sum calculator used in a conventional two-dimensional digital filter circuit is composed of a multiplier and an accumulator that handle two-complement binary numbers for input, internal calculation, and output.
最近では、高速動作を狙って、桁上げ信号の伝播が1桁
ですむ符号付きディジット数の加算器を採用したディジ
タル演算器が増えている。Recently, with the aim of high-speed operation, an increasing number of digital arithmetic units are employing signed digit adders in which the propagation of a carry signal requires only one digit.
符号付きディジット数の加算器を採用した乗算器と、こ
の乗算器の符号付きディジット数の出力を符号付きディ
ジット数の11累算する累算器と、この累算器の出力を
2補数表示2進数へ変換する変換器とからなる積和演算
器も報告されている( 1989年2月、アイ・イー・
イー・イー(IEEE)発行の「1989 アイ・イ
ー・イー・イー・インターナシラナル・ソリッド・ステ
イト・サーキッツ・コンファレンス・ダイジェスト・オ
ブ・テクニカル・ペーパーズ(1989IEEE IN
TERNATIONAL 5OLID−8TATE C
IRCUITSCONFERENCE DIGEST
OF TECHNICALPAPER8)のPP、17
2−173 に記載されている〕。A multiplier that uses a signed digit adder, an accumulator that accumulates the signed digit output of this multiplier to 11 signed digits, and a two-complement representation of the output of this accumulator. A product-sum calculator consisting of a converter and a converter for converting into a base number has also been reported (February 1989, I.E.
1989 IEEE International Solid State Circuits Conference Digest of Technical Papers (1989 IEEE IN) published by IEEE.
TERNATIONAL 5OLID-8TATE C
IRCUITS CONFERENCE DIGEST
OF TECHNICAL PAPER8) PP, 17
2-173].
第5図は符号付きディジット数用積和演算器を2個カス
ケード接続して構成された従来の2次元ディジタルフィ
ルタ回路を示すブロック図である。FIG. 5 is a block diagram showing a conventional two-dimensional digital filter circuit constructed by cascading two product-sum calculators for signed digit numbers.
この2次元ディジタルフィルタ回路では、1段目の符号
付ディジット数用積和演算器1で出力された符号付ディ
ジット数が符号M=7’ (ジット数・2補数表示2進
数変換器6で一度2補数表示2進数に変換され、それが
2段目の符号付きディジット数用積和演算器5に入力さ
れて、再び?1号付きディジット数用乗3I栄23と符
号付きディジツト数周累算器52によう処理され、符号
付きディジット数・2補数表示2進数変換回路3で再度
2補数表示2進敬に変換されて最終結果を出力する。In this two-dimensional digital filter circuit, the number of signed digits output from the product-sum calculator 1 for the number of signed digits in the first stage is converted to sign M=7' (the number of digits/two-complement number is displayed once by the binary number converter 6). It is converted into a two-complement representation binary number, which is input to the product-sum calculator 5 for the number of signed digits in the second stage, and then again multiplied by the number of digits with the number ? The signed digit number/two-complement representation binary number conversion circuit 3 converts the data into a two-complement representation binary representation again, and outputs the final result.
符号付きディジット数から2補数表示2進数への変換は
、桁上げ信号が伝播する通常の加算で実行されるため、
回路全体の動作速度に大きく影響する。従って、従来の
技術の項で述べたように、2補数表示2進数に変換して
出力する符号付きディジット数用積和演算器により2次
元ディジタルフィルタ回路を構成した場合には、変換1
回分だけ処理時間が無駄になる。本発明の目的は、この
無駄な処理時間を排除した高速な2次元ディジタルフィ
ルタ回路を提供することにある。Conversion from a signed digit number to a two-complement representation binary number is performed by ordinary addition with a carry signal propagated, so
It greatly affects the operating speed of the entire circuit. Therefore, as described in the section on the prior art, when a two-dimensional digital filter circuit is configured with a product-sum calculator for signed digit numbers that converts into a two-complement representation binary number and outputs it, the conversion 1
Processing time is wasted for each batch. An object of the present invention is to provide a high-speed two-dimensional digital filter circuit that eliminates this wasteful processing time.
第1の発明の2次元ディジタルフィルタ回路は、第1の
2補数表示2進数入力端子および第2の2補数表示2進
数入力端子並びに第1の符号付きディジット数出力端子
を有する第1の符号付きディジット数用積和演算器と、
第1の符号付きディジツト数入力端子卦よび第3の2補
数表示2進数入力端子並びに第2の符号付きディジット
数出力端子を有する第2の符号付きディジット数用積和
演算器と、第2の符号付きディジット数入力端子並びに
第1の2補数表示2進数出力端子を有する符号付きディ
ジット数@2補数表示2進数変換器とを備え、前記第1
の符号付きディジット数用槓和演算器の第1の符号付き
ディジット数出力端子が、前記第2の符号付きディジツ
ト数用櫨>口演算器の第1の符号付きディジット数入力
端子に接続され、前記第2の符号付きディジット敷・2
補数表示2の符号付きディジット数出力端子が、前記符
号付きディジット数・2補数表示2進数変換4の第2の
符号付きディジット数入力端子に接続されることにより
構成されている。The two-dimensional digital filter circuit of the first invention includes a first signed digit number output terminal having a first two-complement representation binary number input terminal, a second two-complement representation binary number input terminal, and a first signed digit number output terminal. A product-sum calculator for the number of digits,
a second signed digit number product-sum calculator having a first signed digit number input terminal, a third two-complement representation binary number input terminal, and a second signed digit number output terminal; a signed digit number @ two complement representation binary number converter having a signed digit number input terminal and a first two complement representation binary number output terminal;
A first signed digit number output terminal of the signed digit sum calculator is connected to a first signed digit number input terminal of the second signed digit number sum calculator, Said second signed digit number 2
The signed digit number output terminal of the complement representation 2 is connected to the second signed digit number input terminal of the signed digit number/two complement representation binary number conversion 4.
筐た、第2の発明の2次元ディジタルフィルタ回路は、
第1の2補数表示2進数入力端子シよび第2の2補数表
示2進数入力端子並びに第1の符号付きディジット数出
力端子を有する第1の符号付きディジット敷用積和演算
器と、第1の符号付きディジット数入力端子および第3
の2補数表示2進数入力端子並びに第2の符号付きディ
ジット数出力端子を有する第2の符号付きディジット数
周積和演算器と、第2の符号付きディジット数入力端子
および第4の2補数表示2進数入力端子並びに第3の符
号付きデイジフト6出力端子を有する符号付きディジッ
ト数周乗算器と、′s3の符号付きディジット数入力端
子並びで第1の2補数表示2進数出力端子を肩する符号
付きディジット数・2補数表示2進数変換器とを備え、
前記第1の符号付きディジット数用檀和演算器の第1の
符号付きディジット数出力端子が、前記第2の符号付き
ディジット敷・2補数表示1の符号付きディジット数入
力端子に接続され、前記第2の符号付きディジット敷・
2補数表示2の符号付きディジット数出力端子が、前記
符号付きディジット敷用乗算器の第2の符号付きディジ
ット数入力端子に接続され、前記符号付きディジット敷
用乗算器の第3の符号付きディジット数出力端子が、前
記符号付きディジット数・2補数表示2進数変換器の第
3の符号付きディジット数入力端子に接続されることに
よシ構成されている。The two-dimensional digital filter circuit of the second invention is
a first signed digit sum product calculator having a first two-complement display binary input terminal, a second two-complement display binary input terminal, and a first signed digit number output terminal; Signed digit number input terminal and third
a second signed digit number cycle product-sum calculator having a two-complement display binary number input terminal and a second signed digit number output terminal; a second signed digit number input terminal and a fourth two-complement number display; a signed digit frequency multiplier having a binary input terminal and a third signed digit shift 6 output terminal; Equipped with a binary number converter that displays double digit numbers and two complement numbers,
A first signed digit number output terminal of the first signed digit number sum calculator is connected to a signed digit number input terminal of the second signed digit number base/two complement number display 1, Second signed digit
A signed digit number output terminal of two complement representation 2 is connected to a second signed digit number input terminal of the signed digit multiplier, and a third signed digit number output terminal of the signed digit multiplier is connected to the signed digit number input terminal of the signed digit multiplier. A number output terminal is connected to a third signed digit number input terminal of the signed digit number/two complement representation binary number converter.
このような構成をとることにより1第1と第2の両種和
演算並びに乗算を桁上げ信号の伝播を一桁に押えられる
高速演算が可能な符号付きディジット数で行うことが可
能となり1高速な2次元ディジタルフィルタ回路を実現
できる。By adopting such a configuration, it is possible to perform both the first and second types of sum operations and multiplication using signed digit numbers that enable high-speed calculations that can suppress the propagation of carry signals to one digit. A two-dimensional digital filter circuit can be realized.
第1図は本願第1の発明の構成を示すブロック図である
。第1の符号付きディジット敷用積和演算器1の出力は
、符号付きディジット数であシ、これが2補数表示2進
数に変換することなく、第2の符号付きディジット数周
積和演算器2に入力される。そして、符号付きディジッ
ト数・2補数表示2進数変換器3は、符号付きディジッ
ト数を2補数表示2進数へ変換することにより、最終結
果として2補数表示2進数を出力する。FIG. 1 is a block diagram showing the configuration of the first invention of the present application. The output of the first signed digit sum product calculator 1 is a signed digit number, and this is not converted into a two-complement binary number. is input. The signed digit number/two-complement representation binary number converter 3 converts the signed digit number into a two-complement representation binary number, thereby outputting a two-complement representation binary number as the final result.
第2図は本願@2の発明の構成を示すブロック図である
。第1の符号付きディジット敷用積和演算器1の出力は
、符号付きディジット数であう。FIG. 2 is a block diagram showing the configuration of the invention of the present application @2. The output of the first signed digit sum product calculator 1 will be the number of signed digits.
これが2補数表示2進数に変換することなく、第2の符
号付きディジット数用指和演算器2に入力される。第2
の符号付きディジット敷用積和演算器2の出力は、符号
付きディジット数のま1符号付きディジット敷用乗算器
4に入力される。そして、符号付きディジット数・2補
数表示2進数変換器3は、符号付きディジット数を2補
数表示2進数へ変換することによシ、最終結果として2
補数表示2進数を出力する。This is input to the second signed digit sum operator 2 without converting it into a two-complement representation binary number. Second
The output of the signed digit sum multiplier 2 is input to a signed digit multiplier 4 corresponding to the number of signed digits. Then, the signed digit number/two-complement representation binary number converter 3 converts the signed digit number into a two-complement representation binary number, and the final result is 2.
Outputs a complemented binary number.
次に、本願第1の発明の一実施例について説明する。第
3図は本願第1の発明の一実施例を示すブロック図であ
る。第3図は第1図の符号付きディジット敷用積和演算
器1,2の内部をブロック図で表現している。Next, an embodiment of the first invention of the present application will be described. FIG. 3 is a block diagram showing an embodiment of the first invention of the present application. FIG. 3 is a block diagram representing the inside of the signed digit sum product calculators 1 and 2 shown in FIG.
符号付きディジット数として出力する。ディジタルフィ
ルタの場合、乗数、被乗数の一方が画像等Oディジタル
信号であう、他方がROM等に記憶されたフィルタリン
グ係数である。Output as signed digit number. In the case of a digital filter, one of the multiplier and the multiplicand is a digital signal such as an image, and the other is a filtering coefficient stored in a ROM or the like.
この符号付きディジット敷用乗算器21の出力を、レジ
スタ41の出力とともに符号付きディジット敷用加算器
31に入力する。この符号付きディジット敷用加算器3
1とレジスタ41にょb11符付きディジット敷用累算
器51が構成される。The output of the signed digit extension multiplier 21 is inputted to the signed digit extension adder 31 together with the output of the register 41. This signed digit adder 3
1 and the register 41 and the signed digit accumulator 51 are constructed.
この符号付きディジット敷用累算器51と符号付きディ
ジット敷用乗算器21によう、第1の符号付きディジッ
ト敷用積和演算器lが構成されている。The signed digit accumulator 51 and signed digit multiplier 21 constitute a first signed digit accumulator 1.
第1の符号付きディジット敷用積和演算器1の出力は、
符号付きディジット数の1ま第2の符号付きディジット
敷用積和演算器2に入力される。The output of the first signed digit sum product calculator 1 is:
The signed digit number 1 is input to the second signed digit sum product calculator 2.
第2の符号付きディジット敷用積和演算器2の他方の入
力は、2補数表示2進数であシ、通常はROM等に記憶
されたフィルタリング係数である。The other input of the second signed digit sum product calculator 2 is a two-complement binary number, and is usually a filtering coefficient stored in a ROM or the like.
以下、レジスタ421での動作は、符号付きディジット
敷用積和演算器1と同様である。符号付きディジット敷
用累算器52の出力は、符号付きディジット数・2補数
表示2進数変換器3に入力される。Hereinafter, the operation of the register 421 is the same as that of the signed digit sum product calculator 1. The output of the signed digit accumulator 52 is input to the signed digit number/two complement representation binary number converter 3.
そこで、符号付きディジット数・2補数表示変換器3は
、最終結果を2補数表示2進数で出力する。Therefore, the signed digit number/two-complement display converter 3 outputs the final result as a two-complement display binary number.
次に、本顧第2の発明の一実施例について説明する。第
4図は本願第2の発明の一実施例を示すブロック図であ
る。第4図は第2図の符号付きディジット敷用積和演算
器1.2の内部をブロック図で表現している。Next, an embodiment of the second invention of this report will be described. FIG. 4 is a block diagram showing an embodiment of the second invention of the present application. FIG. 4 is a block diagram representing the inside of the signed digit sum product calculator 1.2 shown in FIG.
符号付きディジット敷用積和演算器1の動作は、本願第
1の発明の一実施例の符号付きディジット敷用積和演算
器1と同様である。渣た、符号付きディジット敷用積和
演算器2の動作も、本願第1の発明の一実施例の符号付
きディジット敷用積和演算器2の動作と同様である。The operation of the signed digit sum product calculator 1 is similar to the signed digit sum product calculator 1 of the embodiment of the first invention of the present application. The operation of the product sum calculator 2 for signed digits is also similar to the operation of the product sum calculator 2 for signed digits according to the embodiment of the first invention of the present application.
符号付きディジット敷用積和演算器2の出力は、符号付
きディジット数の11符号付きディジツト敷用乗算器4
に入力される。この符号付きディジツト敷用乗算器4の
他方の入力は、ROM等に記憶された2補数表示2進数
表現の量子化係数である。The output of the signed digit multiplier 2 is a signed digit multiplier 4 with 11 signed digits.
is input. The other input of the signed digit multiplier 4 is a quantized coefficient expressed in two-complement binary representation stored in a ROM or the like.
符号付きディジット敷用乗算器4の出力は、符号付きデ
ィジット数・2補数表示2進数変換器3に入力され、最
終的に2補数表示2進数が出力される。The output of the signed digit multiplier 4 is input to a signed digit/two-complement representation binary number converter 3, and finally a two-complement representation binary number is output.
以上説明したように、本発明の2次元ディジタル回路は
、2補数表示2進数への変換を必要十分な唯一回だけ実
行することで処理時間の無駄を排除し、高速に動作する
ことができるという効果を有している。As explained above, the two-dimensional digital circuit of the present invention can eliminate wasted processing time and operate at high speed by performing conversion to two-complement binary numbers only once and for all. It has an effect.
第1図は本願第1の発明の構成を示すブロック図、第2
図は本願第2の発明の構成を示すブロック図、第3図は
本願第1の発明の一実施例を示すブロック図、第4図は
本願第2の発明の一実施例を示すブロック図、第5図は
従来の2次元ディジタルフィルタ回路を示すブロック図
である。
1.2.5・・・・・・符号付きディジット敷用積和演
算器、3.6・・・・・・符号付きディジット数・2補
数表示2進数変換器、4・・・・・・符号付きディジッ
ト敷用乗算器、10.11,14.17・・・・・・2
補数表示2進数入力端子、12,15.18・・・・・
・符号付きディジット数出力端子、13,16.19・
・・・・・符号付きディジット数入力端子、21 、2
2 、23・・・・・・符号付きディジット敷用乗算器
、31.32・・・・・・符号付きディジット敷用加算
器、41.42・・・・・・レジスタ、51,52・・
・・・・符号付きディジツト敷用累算器。
24ポ数tjc示
2進数入力
2補数表示
2進数A力
符号イすきテ゛
Aジット数
2s′数表示
2進数入力
篇子
稟
図
24@!ttK7r%
2進数入力
2補数表示
2進数入力
符号打さヂ
イジソト数
2#la&、i
2遁欽入力
第
図
渦子
第
図
Z祷数表示
2補数表示
2@′数表示
第
図FIG. 1 is a block diagram showing the configuration of the first invention of the present application, and FIG.
FIG. 3 is a block diagram showing an embodiment of the first invention; FIG. 4 is a block diagram showing an embodiment of the second invention; FIG. 5 is a block diagram showing a conventional two-dimensional digital filter circuit. 1.2.5... Signed digit sum product calculator, 3.6... Signed digit number/two complement number display binary number converter, 4... Multiplier for signed digits, 10.11, 14.17...2
Complement display binary number input terminal, 12, 15.18...
・Signed digit number output terminal, 13, 16.19・
.... Signed digit number input terminal, 21, 2
2, 23... Multiplier for signed digits, 31.32... Adder for signed digits, 41.42... Register, 51, 52...
...Accumulator for signed digits. 24-point number tjc Indication Binary number input Two complement number display Binary number A Power Sign Preference A Number of digits 2s' Number display Binary number input Editor diagram 24@! ttK7r% Binary input 2's complement display Binary input code Stamp Diji Soto number 2#la &, i 2 Input figure Vortex figure Z Number display 2 complement number display 2@' Number display figure
Claims (2)
補数表示2進数入力端子並びに第1の符号付きディジッ
ト数出力端子を有する第1の符号付きディジット数用積
和演算器と、第1の符号付きディジット数入力端子およ
び第3の2補数表示2進数入力端子並びに第2の符号付
きディジット数出力端子を有する第2の符号付きディジ
ット数用積和演算器と、第2の符号付きディジット数入
力端子並びに第1の2補数表示2進数出力端子を有する
符号付きディジット数・2補数表示2進数変換器とを備
え、前記第1の符号付きディジット数用積和演算器の第
1の符号付きディジット数出力端子が、前記第2の符号
付きディジット数用積和演算器の第1の符号付きディジ
ット数入力端子に接続され、前記第2の符号付きディジ
ット数用積和演算器の第2の符号付きディジット数出力
端子が、前記符号付きディジット数・2補数表示2進数
変換器の第2の符号付きディジット数入力端子に接続さ
れることを特徴とする2次元ディジタルフィルタ回路。(1) First two-complement display binary input terminal and second two-complement display binary input terminal
a first product-sum calculator for signed digit numbers having a complement display binary number input terminal and a first signed digit number output terminal; a first signed digit number input terminal and a third two-complement display binary number; A second product-sum calculator for signed digit numbers having an input terminal and a second signed digit number output terminal, and a second signed digit number input terminal and a first two-complement display binary number output terminal. a signed digit number/two-complement display binary number converter, wherein the first signed digit number output terminal of the product-sum calculator for the first signed digit number is connected to the first signed digit number output terminal for the second signed digit number; It is connected to the first signed digit number input terminal of the product-sum calculator, and the second signed digit number output terminal of the product-sum calculator for the second signed digit number is connected to the signed digit number 2. A two-dimensional digital filter circuit, characterized in that it is connected to a second signed digit number input terminal of a complement representation binary number converter.
補数表示2進数入力端子並びに第1の符号付きディジッ
ト数出力端子を有する第1の符号付きディジット数用積
和演算器と、第1の符号付きディジット数入力端子およ
び第3の2補数表示2進数入力端子並びに第2の符号付
きディジット数出力端子を有する第2の符号付きディジ
ット数用積和演算器と、第2の符号付きディジット数入
力端子および第4の2補数表示2進数入力端子並びに第
3の符号付きディジット数出力端子を有する符号付きデ
ィジット数用乗算器と、第3の符号付きディジット数入
力端子並びに第1の2補数表示2進数出力端子を有する
符号付きディジット数・2補数表示2進数変換器とを備
え、前記第1の符号付きディジット数用積和演算器の第
1の符号付きディジット数出力端子が、前記第2の符号
付きディジット数用積和演算器の第1の符号付きディジ
ット数入力端子に接続され、前記第2の符号付きディジ
ット数用積和演算器の第2の符号付きディジット数出力
端子が、前記符号付きディジット数用乗算器の第2の符
号付きディジット数入力端子に接続され、前記符号付き
ディジット数用乗算器の第3の符号付きディジット数出
力端子が、前記符号付きディジット数・2補数表示2進
数変換器の第3の符号付きディジット数入力端子に接続
されることを特徴とする2次元ディジタルフィルタ回路
。(2) First two-complement display binary input terminal and second two-complement display binary number input terminal
a first product-sum calculator for signed digit numbers having a complement display binary number input terminal and a first signed digit number output terminal; a first signed digit number input terminal and a third two-complement display binary number; a second signed digit number product-sum calculator having an input terminal and a second signed digit number output terminal; a second signed digit number input terminal and a fourth two-complement representation binary number input terminal; a signed digit number multiplier having a signed digit number output terminal of 3, a signed digit number/two complement number display 2 having a third signed digit number input terminal and a first two complement number display binary number output terminal; a base number converter, wherein the first signed digit number output terminal of the first signed digit number product-sum calculator is connected to the first sign of the second signed digit number product-sum calculator. The second signed digit number output terminal of the second signed digit number multiplier is connected to the signed digit number input terminal, and the second signed digit number output terminal of the second signed digit number multiplier is connected to the second signed digit number input terminal of the signed digit number multiplier. a third signed digit number output terminal of the signed digit number multiplier is connected to an input terminal, and a third signed digit number output terminal of the signed digit number multiplier is connected to a third signed digit number input terminal of the signed digit number/two complement number display binary number converter. A two-dimensional digital filter circuit characterized in that:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16755989A JPH0332108A (en) | 1989-06-28 | 1989-06-28 | Two-dimension digital filter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16755989A JPH0332108A (en) | 1989-06-28 | 1989-06-28 | Two-dimension digital filter circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0332108A true JPH0332108A (en) | 1991-02-12 |
Family
ID=15851974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16755989A Pending JPH0332108A (en) | 1989-06-28 | 1989-06-28 | Two-dimension digital filter circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0332108A (en) |
-
1989
- 1989-06-28 JP JP16755989A patent/JPH0332108A/en active Pending
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