JPH032948A - 間欠動作の制御方式 - Google Patents
間欠動作の制御方式Info
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- JPH032948A JPH032948A JP1137063A JP13706389A JPH032948A JP H032948 A JPH032948 A JP H032948A JP 1137063 A JP1137063 A JP 1137063A JP 13706389 A JP13706389 A JP 13706389A JP H032948 A JPH032948 A JP H032948A
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- CJPQIRJHIZUAQP-MRXNPFEDSA-N benalaxyl-M Chemical compound CC=1C=CC=C(C)C=1N([C@H](C)C(=O)OC)C(=O)CC1=CC=CC=C1 CJPQIRJHIZUAQP-MRXNPFEDSA-N 0.000 description 1
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータにおける間欠動作の制
御方式に関し、さらに詳しくは、ダイレクト・メモリ・
アクセス・コントローラによりダイナミックＲＡＭのリ
フレッシュを行うマイクロコンピュータにおけるクロッ
ク供給とパスの制御方式に関する。
御方式に関し、さらに詳しくは、ダイレクト・メモリ・
アクセス・コントローラによりダイナミックＲＡＭのリ
フレッシュを行うマイクロコンピュータにおけるクロッ
ク供給とパスの制御方式に関する。
電池電源な使用する携帯型のマイクロコンピュータ（以
下マイコンと略す）においては、消費電力を低減させる
ためにＣＰＵ（中央処理装置）がデータの処理を行って
いない停止モード、の期間、ＣＰＵや他の周辺ＩＣに供
給するシステムクロックを停止させる間欠動作が行われ
ている。
下マイコンと略す）においては、消費電力を低減させる
ためにＣＰＵ（中央処理装置）がデータの処理を行って
いない停止モード、の期間、ＣＰＵや他の周辺ＩＣに供
給するシステムクロックを停止させる間欠動作が行われ
ている。
従来のマイコンの間欠動作の制御方式を第２図（ａ）、
（ｂ）、（Ｃ）を用いて説明するっ第２図（ａ）は、従
来の間欠動作の制御方式を説明するためのブロック図で
ある。１０１は水晶発振器より得られる基本クロック１
）１を供給する基本クロック供給回路、１０４はＣＰＵ
（中央処理装置Ｒ）、１０６はＤＭＡＣ（ダイレクト・
メモリ・アクセス・コントローラ）、１０７はタイマ、
１０８ばメモリ、２０１は、ＣＰＵ１０４やＤＭＡＣ１
０６、また図示していない他の周辺ＩＣにシステムクロ
ック２０２を供給スルシステムクロック供給回路（社）
、１０２は、ＣＰＵ１０４に入力されているハードウェ
ア割り込み信号またはリセット信号１）４と、ＣＰＵ
１０４から出力されているステータス信号１）５とを入
力して、ＣＩ’Ｕが動作状態か待機状態かを検出して、
システムクロック供給のりスタート信号１）６とストッ
プ信号１）７を出力する制御回路である。ここでＣＰＵ
１０４と、ＤＭＡＣ１０６と、タイマ１０７と、メモリ
１０８と、また図示していないが他の周辺ＩＣで構成さ
れるブロックをマイコンと定義することにする。
（ｂ）、（Ｃ）を用いて説明するっ第２図（ａ）は、従
来の間欠動作の制御方式を説明するためのブロック図で
ある。１０１は水晶発振器より得られる基本クロック１
）１を供給する基本クロック供給回路、１０４はＣＰＵ
（中央処理装置Ｒ）、１０６はＤＭＡＣ（ダイレクト・
メモリ・アクセス・コントローラ）、１０７はタイマ、
１０８ばメモリ、２０１は、ＣＰＵ１０４やＤＭＡＣ１
０６、また図示していない他の周辺ＩＣにシステムクロ
ック２０２を供給スルシステムクロック供給回路（社）
、１０２は、ＣＰＵ１０４に入力されているハードウェ
ア割り込み信号またはリセット信号１）４と、ＣＰＵ
１０４から出力されているステータス信号１）５とを入
力して、ＣＩ’Ｕが動作状態か待機状態かを検出して、
システムクロック供給のりスタート信号１）６とストッ
プ信号１）７を出力する制御回路である。ここでＣＰＵ
１０４と、ＤＭＡＣ１０６と、タイマ１０７と、メモリ
１０８と、また図示していないが他の周辺ＩＣで構成さ
れるブロックをマイコンと定義することにする。
従来のマイコンにおける間欠動作の一般的な制御方式は
、プログラム上でホールト命令を実行するなどしてＣＰ
Ｕがデータの処理を行っていない待機状態に入った時点
でシステムクロックの供給を停止させ、その後、リセッ
ト入力または−・−ドウエア割り込み入力を検出すると
、システムクロックの供給を再開させ、ＣＰＵや他の周
辺ＩＣを動作状態に復帰させるようにシステムクロック
の供給と停止を制御回路１０２が制御するというもので
ある。但し、タイマ１０７は、基本クロック１）１によ
り連続動作している。
、プログラム上でホールト命令を実行するなどしてＣＰ
Ｕがデータの処理を行っていない待機状態に入った時点
でシステムクロックの供給を停止させ、その後、リセッ
ト入力または−・−ドウエア割り込み入力を検出すると
、システムクロックの供給を再開させ、ＣＰＵや他の周
辺ＩＣを動作状態に復帰させるようにシステムクロック
の供給と停止を制御回路１０２が制御するというもので
ある。但し、タイマ１０７は、基本クロック１）１によ
り連続動作している。
次に制御回路１０２とシステムクロック供給回路ｏ２０
１の従来例を第２図（ｂ）に、また各信号のタイミング
チャートを第２図（Ｃ）に示す。ＣＰＵ１０４が待機状
態に入ると、待機状態検出回路２１）がＣＰＵ１０４か
らのステータス信号１）５をデコードして待機状態であ
ることを検出し、ストップ信号１）７を出力する。この
ストップ信号１）７によりＳ／Ｒ−Ｆ／Ｆ （セット／
リセット・フリップ／フロップ）２１２がリセットされ
、基本タロツク１）１を使ってＤ−Ｆ／Ｆ（Ｄタイプ・
フリップ／フロップ）２１３で同期がとられた後、ＡＮ
Ｄゲート２１４からのシステムクロック２０２の供給が
停止される（第２図（Ｃ）Ｐｌ ）。その後、ハードウ
ェア割り込み入力またはリセット人力１）４が入力され
ると、割り込みまたはリセット検出回路２１０からリス
タート信号１）６が出力され、Ｓ／Ｒ−Ｆ／Ｆ２１２が
セットされる。Ｄ−Ｆ／Ｆ２１３で同期がとられた後、
システムクロック２０２の供給が再開される（第２図（
ＣＡＰり。このような方式でシステムクロック２０２の
供給を制御することによりマイフンの間欠動作を行って
いる。
１の従来例を第２図（ｂ）に、また各信号のタイミング
チャートを第２図（Ｃ）に示す。ＣＰＵ１０４が待機状
態に入ると、待機状態検出回路２１）がＣＰＵ１０４か
らのステータス信号１）５をデコードして待機状態であ
ることを検出し、ストップ信号１）７を出力する。この
ストップ信号１）７によりＳ／Ｒ−Ｆ／Ｆ （セット／
リセット・フリップ／フロップ）２１２がリセットされ
、基本タロツク１）１を使ってＤ−Ｆ／Ｆ（Ｄタイプ・
フリップ／フロップ）２１３で同期がとられた後、ＡＮ
Ｄゲート２１４からのシステムクロック２０２の供給が
停止される（第２図（Ｃ）Ｐｌ ）。その後、ハードウ
ェア割り込み入力またはリセット人力１）４が入力され
ると、割り込みまたはリセット検出回路２１０からリス
タート信号１）６が出力され、Ｓ／Ｒ−Ｆ／Ｆ２１２が
セットされる。Ｄ−Ｆ／Ｆ２１３で同期がとられた後、
システムクロック２０２の供給が再開される（第２図（
ＣＡＰり。このような方式でシステムクロック２０２の
供給を制御することによりマイフンの間欠動作を行って
いる。
上述した従来の間欠動作の制御方式は、ＳＲＡＭ（スタ
ティックＲＡＭ）をメモリとしているマイコンの場合に
は、停止モードに入っている期間、ＣＰＵ’ＰＤＭＡＣ
が停止していてもメモリのデータは保持されているので
、その後、動作モードに戻ってもプログラムの続行が可
能であるが、ＤＲＡＭ（ダイナミックＲＡＭ）をメモリ
とし、そのＤＲＡＭのリフレッシュ動作をＤ Ｍ Ａ
Ｃで行うシステムのマイコンの場合、この間欠勤作の制
御方式では、停止モード中はＣＰＵもＤＭＡＣも完全に
停止しているのでリフレッシュ動作が行われず、メモリ
のデータが消失してしまうという問題がある。さらに詳
しく説明すると、Ｄ Ｍ Ａ ＣによるＤＲＡＭのリフ
レッシュ動作は、以下に示す手順を経て行われる。
ティックＲＡＭ）をメモリとしているマイコンの場合に
は、停止モードに入っている期間、ＣＰＵ’ＰＤＭＡＣ
が停止していてもメモリのデータは保持されているので
、その後、動作モードに戻ってもプログラムの続行が可
能であるが、ＤＲＡＭ（ダイナミックＲＡＭ）をメモリ
とし、そのＤＲＡＭのリフレッシュ動作をＤ Ｍ Ａ
Ｃで行うシステムのマイコンの場合、この間欠勤作の制
御方式では、停止モード中はＣＰＵもＤＭＡＣも完全に
停止しているのでリフレッシュ動作が行われず、メモリ
のデータが消失してしまうという問題がある。さらに詳
しく説明すると、Ｄ Ｍ Ａ ＣによるＤＲＡＭのリフ
レッシュ動作は、以下に示す手順を経て行われる。
＋１） タイマ回路よりＤ Ｍ Ａ Ｃに対してＤＲ
ＡＭのリフレッシュ要求を示す信号が出力される。
ＡＭのリフレッシュ要求を示す信号が出力される。
（２） これを受けてＤＭＡＣは、リフレッシュ動作
に先立ち、バスを自分が使用できるようにする゛ためＣ
ＰＵに対してバスの制御権の譲渡を要求する信号を出力
する。
に先立ち、バスを自分が使用できるようにする゛ためＣ
ＰＵに対してバスの制御権の譲渡を要求する信号を出力
する。
（３１ＣＰＵは、現在実行中の命令が終わるとバスの制
御権を許可する信号をＤ Ｍ Ａ Ｃに返す。
御権を許可する信号をＤ Ｍ Ａ Ｃに返す。
（４） Ｄ Ｍ Ａ Ｃは、その許可信号を受け取っ
た後、Ｄ ＲＡ Ｍ リフレッシュのためのＤ Ｍ Ａ
動作に入る。
た後、Ｄ ＲＡ Ｍ リフレッシュのためのＤ Ｍ Ａ
動作に入る。
このよ５にＤＭＡＣＩＪ″−ＤＲＡＭのリフレッシュ動
作な行うには、（１）から（４）のステップを踏まなけ
ればならず、そのためＤＭＡＣにはもちろんクロックが
供給されなければならず、またＤＭＡＣとＣＰＵとの間
でバスの制御権の受渡しが行われる期間は、ＣＰＵにも
クロックが供給されていなければならないのである。し
かし、従来の間欠動作の制御方式では、停止モード期間
は、ＣＰＵもＤ Ｍ Ａ Ｃも完全に停止してしまいＤ
ＲＡＭに対応できない。
作な行うには、（１）から（４）のステップを踏まなけ
ればならず、そのためＤＭＡＣにはもちろんクロックが
供給されなければならず、またＤＭＡＣとＣＰＵとの間
でバスの制御権の受渡しが行われる期間は、ＣＰＵにも
クロックが供給されていなければならないのである。し
かし、従来の間欠動作の制御方式では、停止モード期間
は、ＣＰＵもＤ Ｍ Ａ Ｃも完全に停止してしまいＤ
ＲＡＭに対応できない。
この発明の目的は、上記の問題を解決し、ＤＭＡＣによ
るＤ ＲＡ Ｍのりフレッシヱ動作を行うシステムのマ
イコンにおいて、間欠動作を可能にし、消費電力の低減
を実現できるようなシステムクロックの供給とバスの制
御権の受渡しの制御方式を提供することである。
るＤ ＲＡ Ｍのりフレッシヱ動作を行うシステムのマ
イコンにおいて、間欠動作を可能にし、消費電力の低減
を実現できるようなシステムクロックの供給とバスの制
御権の受渡しの制御方式を提供することである。
上記目的な達成するために、本発明では、第１にシステ
ムクロックをＣＰＵに供給スルクロック（ここではＣＰ
Ｕクロックと呼ぶことにする）と、ＤＭＡＣに供給する
クロック（ここではＤ Ｍ Ａクロックと呼ぶことにす
る）に分け、マイコンが停止モードに入っている期間は
、ＣＰＵクロックもＤ 、’ｖｆ Ａクロックも停止さ
せているが、ＤＲＡＭのリフレッシュ要求が起きるとＤ
Ｎｆ Ａクロックの供給を再開させ、その後、リフレ
ッシュ動作が終了した時点でＤ〜１Ａクロックの供給を
停止させ、再び停止モードに戻るよ５にＣＰＵクロック
とＤ Ｍ Ａクロックを制御するシステムクロック制御
回路を設けたこと、第２にＤ ＲＡ Ｍのリフレッシュ
動作に先立って行われるＤ Ｍ Ａ ＣとＣＰＵとのバ
ス制御権の受渡しに関して、停止モードの期間は、停止
したままのＣＰＵに代わって、ＤＭＡＣ’に対してバス
制御権の許可信号を出力し、Ｄ Ｍ Ａ Ｃがバス制御
権を得てリフレッシュ動作に移れるようにバス調停回路
を新たに設けたことを特徴とする。
ムクロックをＣＰＵに供給スルクロック（ここではＣＰ
Ｕクロックと呼ぶことにする）と、ＤＭＡＣに供給する
クロック（ここではＤ Ｍ Ａクロックと呼ぶことにす
る）に分け、マイコンが停止モードに入っている期間は
、ＣＰＵクロックもＤ 、’ｖｆ Ａクロックも停止さ
せているが、ＤＲＡＭのリフレッシュ要求が起きるとＤ
Ｎｆ Ａクロックの供給を再開させ、その後、リフレ
ッシュ動作が終了した時点でＤ〜１Ａクロックの供給を
停止させ、再び停止モードに戻るよ５にＣＰＵクロック
とＤ Ｍ Ａクロックを制御するシステムクロック制御
回路を設けたこと、第２にＤ ＲＡ Ｍのリフレッシュ
動作に先立って行われるＤ Ｍ Ａ ＣとＣＰＵとのバ
ス制御権の受渡しに関して、停止モードの期間は、停止
したままのＣＰＵに代わって、ＤＭＡＣ’に対してバス
制御権の許可信号を出力し、Ｄ Ｍ Ａ Ｃがバス制御
権を得てリフレッシュ動作に移れるようにバス調停回路
を新たに設けたことを特徴とする。
以下、本発明による実施例を図面を基に説明する。第１
図（ａ）は、本発明による間欠勤°作の制御方式を実施
したブロック図であり、１０１は基本クロック供給回路
、１０４はＣＰＵ（中央処理装置）、１０６はＤＭＡＣ
（ダイレクト・メモリ・アクセス・コントローラ）、１
０７はタイマ、１０８はメモリ、１０２は、従来例と同
家に、ＣＰＵ１０４に入力されているハードウェア割り
込み信号、またはリセット信号１）４と、ＣＰＵ１０４
から出力されているステータス信号１）５とを入力して
、ＣＰＵ１０４が動作状態か待機状態かを検出し、リス
タート信号１）６とストップ信号１）７を出力する制御
回路、１０６は、ＣＰＵ１０４に供給するＣＰＵり０７
り１）２と、ＤＭＡＣ１０６に供給するＤ Ｍ Ａクロ
ック１）３を制御する、本発明により改良されたシステ
ムクロック供給回路（Ｉ）、１０５は、マイコンが停止
モートノ期間、ＣＰＵ１０４に代わってＤＭＡ０１０６
にバスの制御権の許可信号を出方する、本発明により新
たに加えられたバス調停回路である。
図（ａ）は、本発明による間欠勤°作の制御方式を実施
したブロック図であり、１０１は基本クロック供給回路
、１０４はＣＰＵ（中央処理装置）、１０６はＤＭＡＣ
（ダイレクト・メモリ・アクセス・コントローラ）、１
０７はタイマ、１０８はメモリ、１０２は、従来例と同
家に、ＣＰＵ１０４に入力されているハードウェア割り
込み信号、またはリセット信号１）４と、ＣＰＵ１０４
から出力されているステータス信号１）５とを入力して
、ＣＰＵ１０４が動作状態か待機状態かを検出し、リス
タート信号１）６とストップ信号１）７を出力する制御
回路、１０６は、ＣＰＵ１０４に供給するＣＰＵり０７
り１）２と、ＤＭＡＣ１０６に供給するＤ Ｍ Ａクロ
ック１）３を制御する、本発明により改良されたシステ
ムクロック供給回路（Ｉ）、１０５は、マイコンが停止
モートノ期間、ＣＰＵ１０４に代わってＤＭＡ０１０６
にバスの制御権の許可信号を出方する、本発明により新
たに加えられたバス調停回路である。
ここでタイマ１０７は、基本クロック１）１により連続
動作している。第１図（ｄ）各信号のタイミングチャー
トを示す。
動作している。第１図（ｄ）各信号のタイミングチャー
トを示す。
ＣＰＵ１０４が動作状態から待機状態に入ると、従来例
と同様の動作で制御回路１０２からストップ信号１）７
が出力される。システムクロック供給回路（Ｉ） １０
３では、これを受けてＣＰＵクロック１）２とＤＭＡク
ロック１）６の供給を停止させ、マイコンは停止モード
に入る（第１図（ｄ） Ｐ ａ ）。
と同様の動作で制御回路１０２からストップ信号１）７
が出力される。システムクロック供給回路（Ｉ） １０
３では、これを受けてＣＰＵクロック１）２とＤＭＡク
ロック１）６の供給を停止させ、マイコンは停止モード
に入る（第１図（ｄ） Ｐ ａ ）。
また、ここでシステムクロック供給回路（Ｉ）は、ＣＰ
Ｕ１０４が動作中であることを示す信号（こここではＣ
ＰＵ０Ｎ信号と呼ぶことにする）１）８をインアクティ
ブ（この例ではロー）にして、バス調停回路１０５に対
してＣＰＵ１０４が停止中であることを知らせる。そし
て停止モードの期間にタイマ１０７よりＤＲＡＭリフレ
ッシュ要求が起こり、ＤＭＡＣ１０６に対して信号ＤＲ
Ｑ（ＤＭＡリクエス））１）９をアクティブ（この例で
は）・イ）にすると、この信号ＤＲＱ１）９を受けてシ
ステムクロック供給回路（Ｉ） １０３では、ＤＭＡク
ロック１）６の供給を再開させる（第１図（ｄ）Ｐｂ）
。
Ｕ１０４が動作中であることを示す信号（こここではＣ
ＰＵ０Ｎ信号と呼ぶことにする）１）８をインアクティ
ブ（この例ではロー）にして、バス調停回路１０５に対
してＣＰＵ１０４が停止中であることを知らせる。そし
て停止モードの期間にタイマ１０７よりＤＲＡＭリフレ
ッシュ要求が起こり、ＤＭＡＣ１０６に対して信号ＤＲ
Ｑ（ＤＭＡリクエス））１）９をアクティブ（この例で
は）・イ）にすると、この信号ＤＲＱ１）９を受けてシ
ステムクロック供給回路（Ｉ） １０３では、ＤＭＡク
ロック１）６の供給を再開させる（第１図（ｄ）Ｐｂ）
。
これによってＤＭＡＣ１０６はＤＲＡＭのリフレッシュ
動作に入ろうとする。まずＤＭＡＣ１０６は、ＣＰＵ１
０４に対してバスの制御権の譲渡を要求する信号ＩＲＱ
（ホールド・リクエスト）１２１をアクティブ（この例
では／１イ）にする。
動作に入ろうとする。まずＤＭＡＣ１０６は、ＣＰＵ１
０４に対してバスの制御権の譲渡を要求する信号ＩＲＱ
（ホールド・リクエスト）１２１をアクティブ（この例
では／１イ）にする。
バス調停回路１０５では、信号ＣＰＵ０Ｎ１）８がイン
アクティブになっていることからＣＰＵ１０４が停止状
態にあることを知ってＣＰＵ１０４に代わってＤＭＡＣ
１０６に対してバス制御権の許可を示す信号ＨＬ ＤＡ
（ホールド・アクノリッジ）１２２を出力する（第１
図（ｄ） Ｐ ｃ ）。
アクティブになっていることからＣＰＵ１０４が停止状
態にあることを知ってＣＰＵ１０４に代わってＤＭＡＣ
１０６に対してバス制御権の許可を示す信号ＨＬ ＤＡ
（ホールド・アクノリッジ）１２２を出力する（第１
図（ｄ） Ｐ ｃ ）。
この信号ＨＬＤＡＩ２２を受けてＤＭＡＣ１０６はリフ
レッシュ動作に入る。この期間［） Ｍ Ａ Ｃ１０６
からＤＭＡ動作中であることを示す信号ＡＥＮ（アドレ
ス・イネーブル）１２０が出力されるが、システムクロ
ック供給回路（Ｉ） １０３では、この信号ＡＥＮ１２
０がアクティブの期間（この例ではハイ）、Ｄ Ｍ Ａ
クロック１）６の供給を続け、Ｄ ＭＡ Ｃ１０，６が
リフレッシュ動作を終了して信号Ａ Ｅ Ｎ １２０を
インアクティブ（この例ではロー）にした時点でＤ Ｍ
Ａクロック１）６の供給を停止する（第１図（ｄ）
Ｐ ｄ ）。その後、ハードウェア割り込み、またはリ
セット入力により従来例と同様の動作で制御回路１０２
からリスタート信号１）６が出力され、システムクロッ
ク供給回路（Ｉ） １０３では、これを受けてＣＰＵク
ロック１）２とＤＭＡクロック１）６の供給を再開して
マイコンは動作モードに復帰する（第１図（ｄ）Ｐｅ）
。
レッシュ動作に入る。この期間［） Ｍ Ａ Ｃ１０６
からＤＭＡ動作中であることを示す信号ＡＥＮ（アドレ
ス・イネーブル）１２０が出力されるが、システムクロ
ック供給回路（Ｉ） １０３では、この信号ＡＥＮ１２
０がアクティブの期間（この例ではハイ）、Ｄ Ｍ Ａ
クロック１）６の供給を続け、Ｄ ＭＡ Ｃ１０，６が
リフレッシュ動作を終了して信号Ａ Ｅ Ｎ １２０を
インアクティブ（この例ではロー）にした時点でＤ Ｍ
Ａクロック１）６の供給を停止する（第１図（ｄ）
Ｐ ｄ ）。その後、ハードウェア割り込み、またはリ
セット入力により従来例と同様の動作で制御回路１０２
からリスタート信号１）６が出力され、システムクロッ
ク供給回路（Ｉ） １０３では、これを受けてＣＰＵク
ロック１）２とＤＭＡクロック１）６の供給を再開して
マイコンは動作モードに復帰する（第１図（ｄ）Ｐｅ）
。
次に第１図（ａｌ中のシステムクロック供給回路（Ｉ）
１０６の一実施例を第１図（ｂ）に示す。制御回路１０
２からストップ信号１）７を入力するとＳ／Ｒ−Ｆ／Ｆ
（セット／リセット・フリップ／フロップ）１５２が
リセットされ、基本クロック１）１を使ってＤ−Ｆ／Ｆ
（Ｄタイプ・フリップ／フロップ）１５６で同期がとら
れた後、ＡＮＤゲート１５７よりＣＰＵクロック１）２
と、ＡＮＤゲート１５８よりＤＭＡクロック１）６の供
給を停止させる（第１図（ｄ）Ｐａ）。そして信号ＤＲ
Ｑ１）９がアクティブになると基本クロック１）１を使
ってＤ−Ｆ／Ｆｉ５４で同期をとった後、ＡＮＤゲート
１５８よりＤＭＡクロック１）６の供給を再開し、信号
ＡＥＮ１２０がアクティブからインアクティブになると
Ｄ Ｍ Ａクロック１）６の供給を停止する（第１図（
ｄ）のｐｂからｐｄの期間）。その後、制御回路１０２
かもリスメート信号１）６を入力するとＳ／Ｒ−Ｆ’／
Ｆ１５２がセットされ、Ｄ−Ｆ／Ｆ１５３で同期がとら
れた後、ＣＰＵクロック１）２とＤ Ｍ Ａクロック１
）６の供給が再開される（第１図（ｄ）のｐｅ）。
１０６の一実施例を第１図（ｂ）に示す。制御回路１０
２からストップ信号１）７を入力するとＳ／Ｒ−Ｆ／Ｆ
（セット／リセット・フリップ／フロップ）１５２が
リセットされ、基本クロック１）１を使ってＤ−Ｆ／Ｆ
（Ｄタイプ・フリップ／フロップ）１５６で同期がとら
れた後、ＡＮＤゲート１５７よりＣＰＵクロック１）２
と、ＡＮＤゲート１５８よりＤＭＡクロック１）６の供
給を停止させる（第１図（ｄ）Ｐａ）。そして信号ＤＲ
Ｑ１）９がアクティブになると基本クロック１）１を使
ってＤ−Ｆ／Ｆｉ５４で同期をとった後、ＡＮＤゲート
１５８よりＤＭＡクロック１）６の供給を再開し、信号
ＡＥＮ１２０がアクティブからインアクティブになると
Ｄ Ｍ Ａクロック１）６の供給を停止する（第１図（
ｄ）のｐｂからｐｄの期間）。その後、制御回路１０２
かもリスメート信号１）６を入力するとＳ／Ｒ−Ｆ’／
Ｆ１５２がセットされ、Ｄ−Ｆ／Ｆ１５３で同期がとら
れた後、ＣＰＵクロック１）２とＤ Ｍ Ａクロック１
）６の供給が再開される（第１図（ｄ）のｐｅ）。
ここで第１図（ｂ）中のＯＲゲート１５１の意味は、Ｄ
Ｍ Ａ動作中にリスタート信号１）６がアクティブに
なってもＤＭＡ動作が終了するまでは受け付けないよう
にするためである。また信号１）８はＣＰＵクロック１
）２に対するイネーブル信号であると同時に、バス調停
回路１０５に対するＣＰＵ０Ｎ信号を示している。
Ｍ Ａ動作中にリスタート信号１）６がアクティブに
なってもＤＭＡ動作が終了するまでは受け付けないよう
にするためである。また信号１）８はＣＰＵクロック１
）２に対するイネーブル信号であると同時に、バス調停
回路１０５に対するＣＰＵ０Ｎ信号を示している。
第１図（Ｃ）に、第１図（ａ）中のバス調停回路１０５
の一実施例を示す。システムクロック供給回路（Ｉ）カ
ラ出力サレル信号ＣＰＵ０Ｎ１）８が、ＣＰＵ１０４が
動作中であることを示すとき（この例では・・イ）、Ｄ
ＭＡＣ１０６から出力される信号ＨＩＩＱ１２１は、そ
のままＡＮＤゲート１７６からＣＰＵ１０４に出力され
、またＣＰＵ１０４かも出力される信号ＨＬＤＡＩ２４
も、そのままＯＲゲート１７４かもＤＭＡＣ１０６に出
力される。これに対して信号ＣＰＵ０Ｎ１）８が、ＣＰ
Ｕ１０４が停止中であることを示すとき（この例ではロ
ー）、信号ＨＲＱ１２１はＡＮＤゲート１７５を通って
Ｄ−Ｆ／Ｆ１７１に入力されろうここでＤ−Ｆ／Ｆ１７
１と１７２でＤＭＡクロック１）６を使って遅延させた
後、ＣＰＵ１０４の信号ＨＬ Ｄ Ａの代替信号として
ＤＭＡＣ１０６に返される、（第１図（ｄ）のＰＣ）、
。
の一実施例を示す。システムクロック供給回路（Ｉ）カ
ラ出力サレル信号ＣＰＵ０Ｎ１）８が、ＣＰＵ１０４が
動作中であることを示すとき（この例では・・イ）、Ｄ
ＭＡＣ１０６から出力される信号ＨＩＩＱ１２１は、そ
のままＡＮＤゲート１７６からＣＰＵ１０４に出力され
、またＣＰＵ１０４かも出力される信号ＨＬＤＡＩ２４
も、そのままＯＲゲート１７４かもＤＭＡＣ１０６に出
力される。これに対して信号ＣＰＵ０Ｎ１）８が、ＣＰ
Ｕ１０４が停止中であることを示すとき（この例ではロ
ー）、信号ＨＲＱ１２１はＡＮＤゲート１７５を通って
Ｄ−Ｆ／Ｆ１７１に入力されろうここでＤ−Ｆ／Ｆ１７
１と１７２でＤＭＡクロック１）６を使って遅延させた
後、ＣＰＵ１０４の信号ＨＬ Ｄ Ａの代替信号として
ＤＭＡＣ１０６に返される、（第１図（ｄ）のＰＣ）、
。
以上説明した通り、本発明によるマイコンの間欠動作の
制御方式では、マイコンが停止モードに入っていてもＤ
ＭＡ ＣによるＤＲ’ＡＭのリフレッシュが保証され
る。これによりＤＲＡ〜１をメモリとして持ち、Ｄ Ｍ
Ａ Ｃによるリフレッシュを行うシステムのマイコン
において間欠動作が可能となり、消費電力の低減が実現
できる。
制御方式では、マイコンが停止モードに入っていてもＤ
ＭＡ ＣによるＤＲ’ＡＭのリフレッシュが保証され
る。これによりＤＲＡ〜１をメモリとして持ち、Ｄ Ｍ
Ａ Ｃによるリフレッシュを行うシステムのマイコン
において間欠動作が可能となり、消費電力の低減が実現
できる。
第１図（ａ）は、本発明を適用した間欠動作の制御方式
の実施例を示すブロック図、第１図（ｂ）は、システム
クロクク供給回路（Ｉ）の回路図、第１図（Ｃ）は、バ
ス調停回路の回路図、第１図（ｄ）←−→は、第１図（
ａ）、（ｂ）、（Ｃ）の動作を説明するタイミングチャ
ート、第２図（ａ）は、従来例の間欠動作の制御方式の
ブロック図、第２図（ｂ）は、従来例の制御回路とシス
テムクロック供給回路口の回路図、第２図（Ｃ）は、第
２図（ａ）、（ｂ）の動作を説明するタイミングチャー
トである。 １０１・・・・・・基本クロック供給回路、１０２・・
・・・・制御回路、 １０３・・・・・・システムクロック供給回路（Ｉ）、
１０４・・・・・・中央処理装置、 １０５・・・・・・バス調停回路、 １０６・・・・・・ダイレクト・メモリ・アクセス・コ
ントローラ、 １０７・・・・・・タイマ １０８・・・・・・メモリ、 ２０１・・・・・・システムクロック供給回路刊、２１
０・・・・・・割り込みまたはリセット検出回路、２１
）・・・・・・待機状態検出回路。 特許出願人 シチズン時計株式会社 簿ｌば 第２図 （ｂ） １）Ｇ
の実施例を示すブロック図、第１図（ｂ）は、システム
クロクク供給回路（Ｉ）の回路図、第１図（Ｃ）は、バ
ス調停回路の回路図、第１図（ｄ）←−→は、第１図（
ａ）、（ｂ）、（Ｃ）の動作を説明するタイミングチャ
ート、第２図（ａ）は、従来例の間欠動作の制御方式の
ブロック図、第２図（ｂ）は、従来例の制御回路とシス
テムクロック供給回路口の回路図、第２図（Ｃ）は、第
２図（ａ）、（ｂ）の動作を説明するタイミングチャー
トである。 １０１・・・・・・基本クロック供給回路、１０２・・
・・・・制御回路、 １０３・・・・・・システムクロック供給回路（Ｉ）、
１０４・・・・・・中央処理装置、 １０５・・・・・・バス調停回路、 １０６・・・・・・ダイレクト・メモリ・アクセス・コ
ントローラ、 １０７・・・・・・タイマ １０８・・・・・・メモリ、 ２０１・・・・・・システムクロック供給回路刊、２１
０・・・・・・割り込みまたはリセット検出回路、２１
）・・・・・・待機状態検出回路。 特許出願人 シチズン時計株式会社 簿ｌば 第２図 （ｂ） １）Ｇ
Claims (4)
- （１）中央処理装置とダイレクト・メモリ・アクセス・
コントローラとダイナミックＲＡＭを備え、ダイレクト
・メモリ・アクセス・コントローラによりダイナミック
ＲＡＭのリフレッシュを行なうマイクロコンピュータに
おいて、中央処理装置とダイレクト・メモリ・アクセス
・コントローラへのクロックの供給と停止を制御するシ
ステムクロック供給回路と、ダイレクト・メモリ・アク
セス・コントローラに対してバスの制御権の受け渡しを
制御するバス調停回路とを設けて間欠動作を可能にした
ことを特徴とする間欠動作の制御方式。 - （２）請求項１に記載の間欠動作の制御方式において、
システムクロック供給回路は、中央処理装置が待機状態
にある場合、中央処理装置へのクロックの供給を停止し
、ダイレクト・メモリ・アクセス・コントローラへのク
ロックを、ダイナミックＲＡＭのリフレッシュが行なわ
れる期間のみ供給し、それ以外の期間は停止するよう制
御するものである間欠動作の制御方式。 - （３）請求項２に記載の間欠動作の制御方式において、
システムクロック供給回路は、ダイレクト・メモリ・ア
クセス・コントローラに入力されている、ダイナミック
ＲＡＭのリフレッシュのためのＤＭＡ動作を要求する制
御信号か、またはダイレクト・メモリ・アクセス・コン
トローラから出力されている、ＤＭＡ動作中であること
を示す制御信号のいずれかがアクティブの期間、ダイレ
クト・メモリ・アクセス・コントローラへのクロックを
供給するものである間欠動作の制御方式。 - （４）請求項１に記載の間欠動作の制御方式において、
バス調停回路は、中央処理装置へのクロックが停止され
ている期間にダイレクト・メモリ・アクセス・コントロ
ーラからのバスの制御権の譲渡を要求する信号を受ける
と、中央処理装置に代わって許可信号を出力するもので
ある間欠動作の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137063A JPH032948A (ja) | 1989-05-30 | 1989-05-30 | 間欠動作の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137063A JPH032948A (ja) | 1989-05-30 | 1989-05-30 | 間欠動作の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH032948A true JPH032948A (ja) | 1991-01-09 |
Family
ID=15190025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137063A Pending JPH032948A (ja) | 1989-05-30 | 1989-05-30 | 間欠動作の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH032948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994003522A1 (en) * | 1992-08-04 | 1994-02-17 | Ministero Dell'università E Della Ricerca Scienti Fica E Tecnologica | A process for the production of poly(lactic acid) |
-
1989
- 1989-05-30 JP JP1137063A patent/JPH032948A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994003522A1 (en) * | 1992-08-04 | 1994-02-17 | Ministero Dell'università E Della Ricerca Scienti Fica E Tecnologica | A process for the production of poly(lactic acid) |
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