JPH03276919A - Comparator circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は比較回路、特に入力段にヒステリシス特性を
持たせた比較回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a comparison circuit, and particularly to a comparison circuit whose input stage has hysteresis characteristics.
第２図は従来のヒステリシス付比較回路の回路図である
。FIG. 2 is a circuit diagram of a conventional comparison circuit with hysteresis.
図において、丁は定電流源、Ｑｌはベース・エミッタ接
続されたＰＮＰ ）ランジスタで、Ｑｌのベース・エミ
ッタと工は接続されている。Ｑ２はマルチコレクタＰＮ
Ｐトランジスタで、ベースはＱｌのベースと接続されミ
ラー構成となっている。In the figure, D is a constant current source, Ql is a PNP transistor whose base and emitter are connected, and Ql's base and emitter are connected. Q2 is multi-collector PN
It is a P transistor, and its base is connected to the base of Ql, forming a mirror configuration.
Ｑ３ 、Ｑ４はエミッタ接続されたＰＮＰトランジスタ
で、Ｑ２の一方のコレクタと接続されている。Q3 and Q4 are emitter-connected PNP transistors, and are connected to one collector of Q2.
Ｑ５はエミッタ接地、ベース・コレクタ接続されたＮＰ
Ｎトランジスタで、ＰＮＰ）ランジスタＱ３のコレクタ
と接続てれている。Ｑ６はエミッタ接地されたＮＰＮ）
ランジスタで、ベースハＱ５のベースと接続てれミラー
構成となっている。また、コレクタはＰＮＰトランジス
タＱ４のコレクタと接続されている。Ｑｌはエミッタ接
地されたＮＰＮトランジスタで、ベースはＲ１２の抵抗
を介してＱ６のコレクタに接続されている。Ｑ２のもう
一方のコレクタはＱｌのコレクタに接続されている。Ｑ
８はエミッタ接地されたＮＰＮトランジスタで、コレク
タはＲ３の抵抗を介して電源にプルアツブきれ、ベース
はＲ１の抵抗を介して前記Ｑ６のコレクタに接続されて
いる。また、Ｑ８のコレクタより出力Ｖ ＯＵＴを取り
出している。Q5 is emitter grounded, base-collector connected NP
It is an N transistor and is connected to the collector of a PNP transistor Q3. Q6 is NPN whose emitter is grounded)
The base is connected to the base of Q5 with a transistor and has a mirror configuration. Further, the collector is connected to the collector of the PNP transistor Q4. Ql is an NPN transistor whose emitter is grounded, and its base is connected to the collector of Q6 via a resistor R12. The other collector of Q2 is connected to the collector of Ql. Q
Reference numeral 8 denotes an NPN transistor whose emitter is grounded, the collector of which can be pulled up to the power supply via a resistor R3, and the base connected to the collector of Q6 via a resistor R1. Also, the output V OUT is taken out from the collector of Q8.
Ｑ９はエミッタ接地でれたＮＰＮ）ランジスタでベース
・コレクタが接続され、Ｑ７のＮＰＮトランジスタのコ
レクタに接続されている。ＱＩＯはエミッタ接地された
ＮＰＮ）ランジスタで、ＮＰＮトランジスタＱ９のベー
スに接続ぢれミラー構成をしている。ＱｌｌはＰＮＰ
）ランジスタで、ベース・コレクタが接続され、ＮＰＮ
）ランジスタＱＩＯのコレクタと接続されている。Ｑ１
２はＰＮＰトランジスタでベースはＱｌｌのベースに接
続されミラー構成をしている。Ｒ４は抵抗で、ＰＮＰト
ランジスタＱ１２のコレクタに接続かつＰＮＰトランジ
スタＱ４のベースに接続され、他端は基準電圧Ｖ ＲＩ
ＥＦに接続されている。Q9 is an NPN transistor whose emitter is grounded, and its base and collector are connected to the collector of the NPN transistor Q7. QIO is an NPN transistor whose emitter is grounded, and is connected to the base of the NPN transistor Q9 to form a mirror configuration. Qll is PNP
), the base and collector are connected, and the NPN
) is connected to the collector of transistor QIO. Q1
2 is a PNP transistor whose base is connected to the base of Qll, forming a mirror configuration. R4 is a resistor connected to the collector of the PNP transistor Q12 and the base of the PNP transistor Q4, and the other end is connected to the reference voltage V RI
Connected to EF.
次にこの回路の動作について説明する。Next, the operation of this circuit will be explained.
ＰＮＰトランジスタＱ３のベース入力電圧をＶＩＮ 、
Ｐ Ｎ Ｐ ）ランジスタＱ４のベースとＲ４の交点
電圧をＶＡ 、出力Ｖｏ＋ｙｒの電圧をＶ ｏｒｙｒと
する。The base input voltage of PNP transistor Q3 is VIN,
P N P ) The intersection voltage between the base of the transistor Q4 and R4 is VA, and the voltage of the output Vo+yr is V oryr.
ｖＩＮが１し”レベルのとき、ＰＮＰ）ランジスタＱ３
がＯＮし、Ｑ３のコレクタに電流が流れ、ＮＰＮ）ラン
ジスタＱ５をＯＮさせろっＮＰＮトランジスタＱ６はＮ
ＰＮトランジスタＱ５とミラー構成となっているため、
ＮＰＮトランジスタＱ６もＯＮし、ＮＰＮ）ランジスタ
Ｑ７ 、Ｑ８のベース電位を”Ｌ”とするため、ＮＰＮ
トランジスタＱ７、Ｑ８はＯＦＦとなり、出力ｖＯｒＪ
Ｔは”Ｈ”となる。When vIN is at level 1, PNP) transistor Q3
turns on, current flows to the collector of Q3, and turns on the NPN transistor Q5.
Since it has a mirror configuration with PN transistor Q5,
The NPN transistor Q6 is also turned on, and the base potential of the NPN transistors Q7 and Q8 is set to "L".
Transistors Q7 and Q8 are turned off, and the output vOrJ
T becomes "H".
このとき、ＮＰＮ）ランジスタＱ７はＯＦＦとなるため
、ＮＰＮ）ランジスタＱ７のコレクタにＱ２より電流が
流れＮＰＮ）ランジスタＱ９をＯＮする。そのため、ミ
ラー構成しているＮＰＮ）ランジスタＱＩＯがＯＮし、
ＰＮＰトランジスタＱ１１のベース・コレクタより電流
を引き込みＱｌｌをＯＮさせる。、Ｑ１２はＱｌｌとミ
ラー構成をしているため同様にＯＮ Ｌコレクタより電
流を流し込む。At this time, since the NPN transistor Q7 is turned off, current flows from Q2 to the collector of the NPN transistor Q7, turning on the NPN transistor Q9. Therefore, the NPN) transistor QIO that makes up the mirror turns on.
A current is drawn from the base and collector of the PNP transistor Q11 to turn on Qll. , Q12 have a mirror configuration with Qll, so a current is similarly applied from the ON L collector.
電流は抵抗Ｒ４を通じてＶ ＲＩＦへ流し込む。The current flows into VRIF through resistor R4.
そのため、ＶＡの電位は、次（１）式で表でれるＶＡＩ
となる。Therefore, the potential of VA is VAI expressed by the following equation (1).
becomes.
ＶＡ１ ＝＝ ＶＲＩＩＦ ＋ Ｒ４Ｘ （
１／２ ） ・・・・・・・・・・・・・
・・・・・ （１）次に、Ｖｒｓが”Ｌ”からｖＡ
ｌｔ−越えた場合は、ＰＮＰトランジスタｑ４がＯＮし
Ｑ４のコレクタに電流が流れ、ＮＰＮトランジスタＱ５
がＯＦＦとなるため、ＮＰＮ）ランジスタＱ６は、ＮＰ
Ｎ）ランジスタＱ５とミラー構成となっているためＮＰ
ＮトランジスタＱ６もＯＦＦし、ＮＰＮトランジスタＱ
７ 、Ｑ８のベース電位はＱ４のコレクタより電流が流
れ′″Ｈ′″となるため、ＮＰＮ）ランジスタＱ７ 、
Ｑ８はＯＮとなり、出力Ｖｏａｒ ｕ”Ｌ″となる。VA1 == VRIIF + R4X (
1/2) ・・・・・・・・・・・・・・・
... (1) Next, Vrs changes from "L" to vA
If it exceeds lt-, PNP transistor q4 turns on, current flows to the collector of Q4, and NPN transistor Q5
is OFF, so NPN) transistor Q6 becomes NP
N) NP due to mirror configuration with transistor Q5
N transistor Q6 is also turned off, and NPN transistor Q
7, the base potential of Q8 becomes ``H'' due to the current flowing from the collector of Q4, so that the base potential of NPN) transistor Q7,
Q8 is turned ON and the output Voar u becomes "L".
このとき、ＮＰＮ）ランジスタＱ７はＯＮとなるため、
ＮＰＮ）ランジスタＱ７のコレクタ電位１′″ｔ、”Ｌ
″となるため、ＮＰＮ）ランジスタＱ９をＯＦＦする。At this time, NPN) transistor Q7 is turned on, so
NPN) Collector potential of transistor Q7 1'"t,"L
'', the NPN) transistor Q9 is turned off.
そのため、ミラー構成しているＮＰＮトランジスタＱＩ
ＯがＯＦＦ ｌ、、ＰＮＰ ）ランジスタＱｌｌもＯＦ
Ｆする。Ｑ１２はＱｌｌとミラー構成をしているため同
様にＯＦＦし、コレクタより電流は流れ込まない。Therefore, the mirror-configured NPN transistor QI
O is OFF l,, PNP) transistor Qll is also OFF
F. Since Q12 has a mirror configuration with Qll, it is similarly turned off, and no current flows from the collector.
その念め、 ＶＡの電位は、次（２）式で表されるＶＡ
２となる。As a reminder, the potential of VA is VA expressed by the following formula (2).
It becomes 2.
ＶＡ２ ＝ ＶＲ針 ・・曲・・曲ψ−
・・… （２）つぎに、Ｖ！ｓが”Ｂ”のときは、前述
のように動作しＶＡはＶＡ２となろう
Ｖｒ＊が′″Ｈ′″からＶＡ２をきった場合は、ＰＮＰ
トランジスタＱ３がＯＮし、Ｑ３のコレクタに電流が流
れ、ＮＰＮトランジスタＱ５をＯＮ−ｇせる。VA2 = VR needle...Song...Song ψ-
... (2) Next, V! When s is "B", the operation will be as described above, and VA will be VA2. If Vr* is below VA2 from ``H'', then PNP
Transistor Q3 turns on, current flows through the collector of Q3, and turns on NPN transistor Q5.
ＮＰＮトランジスタＱ６はＮＰＮ）ランジスタＱ５とミ
ラー構成となっている之めＮＰＮ）ランジスタＱ６もＯ
Ｎし、ＮＰＮトランジスタＱ７ Ｑ８のベース電位を
１し”とするため、ＮＰＮトランジスタＱ７ 、Ｑ８は
ＯＦＦとなり゛、出力ＶｏｏＴは１Ｈ′″となる。NPN transistor Q6 has a mirror configuration with NPN) transistor Q5, so NPN) transistor Q6 is also O.
Since the base potential of the NPN transistors Q7 and Q8 is set to 1H, the NPN transistors Q7 and Q8 are turned off, and the output VooT becomes 1H'.
このとき、ＮＰＮトランジスタＱ７はＯＦＦとなるため
、ＮＰＮ）ランジスタＱ７のコレクタにＱ２より電流が
流れＮＰＮトランジスタ。９をＯＮするうそのため、ミ
ラー構成しているＮＰＮトランジスタＱＩＯがＯＮＬ、
ＰＮＰ）ランジスタＱｌｌのベース・コレクタよシミ流
を引き込みＱｌｌをＯＮさせる。Ｑ１２はＱｌｌとミラ
ー構成をしているため同様にＯＮし、コレクタより電流
を流し込む。電流は抵抗Ｒ４を通じてＶＲＩＦへ流れ込
む。At this time, NPN transistor Q7 is turned off, so current flows from Q2 to the collector of NPN transistor Q7. 9 is turned ON, the NPN transistor QIO in the mirror configuration is ONL,
PNP) The base collector of transistor Qll draws in the stain flow and turns Qll ON. Since Q12 has a mirror configuration with Qll, it turns on in the same way, and current flows from the collector. Current flows into VRIF through resistor R4.
そのため、 ＶＡの電位は、次（８）式で表されるＶＡ
Ｉとなる。Therefore, the potential of VA is VA expressed by the following equation (8).
Becomes I.
ＶＡ１＝Ｖｕｍｙ＋−）−Ｒ４Ｘ（１／２） ・＋＋
＋＋＋＋＋＋・・＋＋ｉｓ１以上の動作により入力段に
ヒステリシス特性を形成している。VA1=Vumy+-)-R4X(1/2) ・++
++++++++...++is1 or more operation forms hysteresis characteristics in the input stage.
従来の比較回路は以上のように構成されていたので、入
力にヒステリシス特性を作るためにはミラー回路を上下
に２段作り、電流をコントロールしなければならず、そ
のため素子が増えるという問題点があった。Conventional comparison circuits were configured as described above, so in order to create hysteresis characteristics at the input, it was necessary to create two stages of mirror circuits, one above the other, to control the current, which resulted in the problem of an increase in the number of elements. there were.
この発明は上記のような問題点を解消するためになされ
たもので、ミラー回路を個別に作ることなく、人力にヒ
ステリシス特性を作ることができる比較回路を得ること
を目的とするっ
〔課ｉｌを解決するための手段〕
この発明に係る比較回路は、新たにミラー回路を作るこ
となしにダイオードを付けることにより入力にヒステリ
シス特性を持たせるようにしたものである。This invention was made to solve the above-mentioned problems, and its purpose is to obtain a comparison circuit that can manually create a hysteresis characteristic without creating a separate mirror circuit. [Means for Solving the Problem] The comparison circuit according to the present invention provides a hysteresis characteristic to the input by adding a diode without creating a new mirror circuit.
この発明における比較回路は、ミラー回路を個別に作る
ことなくダイオードにより入力にヒステリシスを持った
比較回路を構成したものであり、素子の削減がなされる
。The comparator circuit according to the present invention has a comparator circuit having input hysteresis using diodes without creating a separate mirror circuit, and the number of elements can be reduced.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例である比較回路の回路図で
、１記従来のものと同一符号は同一部分を示し、その説
明は省略する。FIG. 1 is a circuit diagram of a comparator circuit which is an embodiment of the present invention, in which the same reference numerals as in the conventional one indicate the same parts, and the explanation thereof will be omitted.
図において、Ｄｌはダイオードで、カソードは抵抗Ｒ４
とＰＮＰトランジスタＱ４のベースとの交点に接続され
、アノードはＱ２のマルチコレクタのＱ３ 、Ｑ４のエ
ミッタに接続していないもう一方のコレクタと接続され
ている。Ｄ２はダイオードで、カソードはＮＰＮトラン
ジスタＱ８のコレクタと接続され、アノードはＤｌのア
ノードと接続されている。その他の構成は前記従来のも
のと同一である。In the figure, Dl is a diode, and the cathode is a resistor R4.
and the base of the PNP transistor Q4, and its anode is connected to the other collector of the multi-collector Q2 that is not connected to the emitters of Q3 and Q4. D2 is a diode, the cathode of which is connected to the collector of the NPN transistor Q8, and the anode of which is connected to the anode of Dl. The rest of the structure is the same as the conventional one.
次に動作について説明する。Next, the operation will be explained.
ＰＮＰトランジスタＱ３のベース入力電圧をＶｘ！ｆ、
ＰＮＰ）ランジスタＱ４のベースと抵抗Ｒ４の交点電圧
’１ｉＶｘ、出力ＶＯυ丁の電圧’（ｉ７ＶＯＵＴとす
る。The base input voltage of PNP transistor Q3 is Vx! f,
PNP) The intersection voltage between the base of the transistor Q4 and the resistor R4 is '1iVx, and the voltage at the output VOυ' (i7VOUT).
ＶｚＮがｌｌ Ｌ Ｈレベルのとき、ＰＮＰトランジス
タＱ３がＯＮＬ、Ｑ３のコレクタに電流が流れ、ＮＰＮ
トランジスタＱ５をＯＮさせる。、ＮＰＮ）ランジスタ
Ｑ６はＮＰＮ ）ランジスタＱ５とミラー構成となって
いるためＮＰＮ）ランジスタＱ６もＯＮし、ＮＰＮ）ラ
ンジスタＱ８のベース電位を”Ｌ”とするため、ＮＰＮ
）ランジスタＱ８Ｖ′ｉ、ＯＦＦとなり、出力■０σＴ
は”Ｈ”となる。When VzN is at ll L H level, PNP transistor Q3 is ONL, current flows to the collector of Q3, and NPN
Turn on transistor Q5. , NPN) transistor Q6 has a mirror configuration with NPN) transistor Q5, so NPN) transistor Q6 is also turned on, and the base potential of NPN) transistor Q8 is set to "L".
) The transistor Q8V'i turns OFF, and the output ■0σT
becomes "H".
このとき、ＮＰＮトランジスタＱ８はＯＦＦとなるため
、ＮＰＮトランジスタＱ８のコレクタにはＰＮＰトラン
ジスタＱ２のコレクタよりダイオードＤ２を通じて電流
は流れず、電流はダイオードＤ１を通じて抵抗Ｂ４を介
してＶＲｌｌＦへ流れ込む。At this time, since the NPN transistor Q8 is turned off, no current flows from the collector of the PNP transistor Q2 to the collector of the NPN transistor Q8 through the diode D2, and the current flows through the diode D1 and the resistor B4 to VRllF.
そのため、ＶＡの電位は、次（１）式で表されるＶＡｌ
となる。Therefore, the potential of VA is VAl expressed by the following equation (1).
becomes.
７人１ ＝ Ｖｕｚｙ ＋ Ｒ４Ｘ （１／２
） ・・・・・・・・・・・・・・・・・・ （１
）次に、Ｖ工ｎがＬ″からＶＡＩを越えた場合は、ＰＮ
ＰトランジスタＱ４がＯＮ Ｌ Ｑ４のコレクタに電流
が流れ、ＮＰＮ）ランジスタＱ５がＯＦＦとなるため、
ＮＰＮ）ランジスタＱ６は、ＮＰＮトランジスタＱ５と
ミラー構成となっているためＮＰＮトランジスタＱ６も
０ＦＦＬ、ＮＰＮトランジスタＱ８のベース電位は、Ｑ
４のコレクタより電流が流れ′）］″となる念め、ＮＰ
Ｎ）ランジスタＱ８はＯＮとなり、出力ＶＯＵＴはＬ”
となる。7 people 1 = Vuzy + R4X (1/2
) ・・・・・・・・・・・・・・・・・・ (1
) Next, if V engineering n exceeds VAI from L'', PN
P transistor Q4 is turned ON. Current flows to the collector of L Q4, and NPN) transistor Q5 is turned OFF.
NPN) transistor Q6 has a mirror configuration with NPN transistor Q5, so NPN transistor Q6 is also 0FFL, and the base potential of NPN transistor Q8 is Q.
4, the current flows from the collector of NP
N) The transistor Q8 is turned on and the output VOUT is low.
becomes.
このとき、ＮＰＮトランジスタＱ８はＯＮとなるため、
ＮＰＮ）ランジスタＱ８のコレクタ電位は“Ｌ″となる
ため、ＰＮＰ）ランジスタＱ２のコレクタよりダイオー
ドＤ２ｔ−通じて電流がＮＰＮトランジスタＱ８に引き
込まれるためダイオードＤ１には電流が流れなくなる。At this time, the NPN transistor Q8 is turned on, so
Since the collector potential of the NPN transistor Q8 becomes "L", current is drawn into the NPN transistor Q8 from the collector of the PNP transistor Q2 through the diode D2t-, so that no current flows through the diode D1.
そのため、 ＶＡの電位は１次（２）式で表されるＶＡ
２となる。Therefore, the potential of VA is VA expressed by the linear equation (2)
It becomes 2.
ＶＡ２ ＝ ＶＲＩＩＩＰ
・・・・・・・・−・・・・−・・・壽−・・
（２）つぎに、 ＶＩＩＩが１Ｈ″のときは、前述の
ように動作し７人はＶＡ２となる。VA2 = VRIIIP
...
(2) Next, when VIII is 1H'', the operation is performed as described above, and 7 people become VA2.
Ｖｒｎが＠ Ｈ１１からＶＡ２を切ツタ場合は、ＰＮＰ
トランジスタＱ３がＯＮＩ、、Ｏ３のコレクタに電流が
流れ、ＮＰＮトランジスタＱ５をＯＮさせる。If Vrn cuts VA2 from @H11, PNP
Current flows through the collector of transistor Q3 ONI, . . . O3, turning on NPN transistor Q5.
ＮＰＮ ）ランジスタＱ６はＮＰＮ）ランジスタＱ５と
ミラー構成となっているためＮＰＮトランジスタＱ６も
ＯＮＬ、ＮＰＮ）ランジスタＱ８のベース電位を′Ｌ″
とするため、ＮＰＮ）ランジスタＱ８はＯＦＦとなり、
出力Ｖ ｏｔｒｒは１Ｈ”となる。Since the NPN) transistor Q6 has a mirror configuration with the NPN) transistor Q5, the NPN transistor Q6 is also ONL, and the base potential of the NPN) transistor Q8 is set to 'L''.
Therefore, NPN) transistor Q8 is turned off,
The output V otrr becomes 1H''.
このとき、ＮＰＮトランジスタＱ８はＯＦＦとなるため
、ＮＰＮ）ランジスタＱ８のコレクタにはＰＮＰ）ラン
ジスタＱ２のコレクタよりダイオードＤ２を通じて電流
は流れず、電流はダイオードＤ１を通じて抵抗Ｒ４を介
してＶｕｍｙへ流れ込む。At this time, since the NPN transistor Q8 is turned off, no current flows from the collector of the NPN transistor Q8 to the collector of the PNP transistor Q2 through the diode D2, and the current flows through the diode D1 and the resistor R4 to Vumy.
そのため、ＶＡの電位は、ＶＡ２から次（８）式で表さ
れるＶ人ｌとなる。Therefore, the potential of VA becomes V from VA2 expressed by the following equation (8).
ＶＡＩ ＝ ＶＲＩＩＰ ＋ Ｒ４Ｘ （１／２ ）
−・−−・・（８）以上の動作により人力段にヒステ
リシス特性を形成している。VAI = VRIIP + R4X (1/2)
--- (8) The above operation forms a hysteresis characteristic in the manual stage.
以上のようにこの発明によれば、ダイオードを設けるこ
とにより入力にヒステリシス特性を持たせることができ
、回路構成の素子を削減することができる。As described above, according to the present invention, by providing the diode, the input can have hysteresis characteristics, and the number of elements in the circuit configuration can be reduced.
第１図はこの発明の一実施例である比較回路の回路図、
第２図は従来の入力にヒステリシスを持たせた比較回路
の回路図である。
図において、工は定電流源、Ｑｌ、Ｏ３，Ｏ４，Ｑｌｌ
、Ｑ１２ＨＰＮＰトランジスタ、Ｏ２はマルチコレクタ
ＰＮＰ）ランジスタ、Ｏ５、Ｏ６、Ｏ７，Ｏ８，Ｑ９゜
ＱＩＯはＮＰＮ）ランジスタ、Ｒ１，Ｒ２，Ｒ３、Ｒ４
は抵抗、Ｄｌ、ＤＺはダイオード、Ｖｉｇｒは安定化電
源である。
なお、図中、同一符号は同一 または相当部分を示す。
代
理
人
大
岩
増
雄
第１図
１、定ｇ距二徹 、 ＶＲＥｒ 定電、に、垢
１． Ｏ２フルナコしククＰＮＰ）ランシスタＱｌ、Ｑ
３．Ｑ４．Ｃｈｌ、０１２ ：ＰＮＰト％シ’１７．Ｏ
５，ＯＡ、Ｑｌ、ＱＷ、Ｑデ、Ｑｔｏ、’ＮＰＮ）うｉ
’ＪスクＲ＋、尺２．Ｒ３，Ｒ４： 汰ＪＬ、 ＤＩ
、ＤＺ タ゛イオード第２図FIG. 1 is a circuit diagram of a comparison circuit which is an embodiment of the present invention.
FIG. 2 is a circuit diagram of a conventional comparator circuit in which input has hysteresis. In the figure, engineering is a constant current source, Ql, O3, O4, Qll
, Q12HPNP transistor, O2 is multi-collector PNP) transistor, O5, O6, O7, O8, Q9゜QIO is NPN) transistor, R1, R2, R3, R4
is a resistor, Dl and DZ are diodes, and Vigr is a stabilized power supply. In addition, the same symbols in the figures indicate the same or equivalent parts. Agent Masuo Oiwa 1 Figure 1, Constant G Distance, Two Tetsu, VREr Constant Electricity, 1. O2 Full Naco Shikuku PNP) Runcista Ql, Q
3. Q4. Chl, 012: PNP To% Shi'17. O
5, OA, Ql, QW, Qde, Qto, 'NPN) Ui
'J Suku R+, shaku 2. R3, R4: Ta JL, DI
, DZ diode diagram 2
Claims (1)
流を供給するＰＮＰトランジスタのコレクタにアノード
が接続された第１のダイオードを有し、前記第１のダイ
オードのカソードが前記差動比較回路の入力に接続され
抵抗を介して定電圧源に接続され、前記第１のダイオー
ドのアノードとアノード接続された第２のダイオードを
有し、前記第２のダイオードのカソードが前記差動比較
回路の出力に接続されていることを特徴とする比較回路
。The differential comparison circuit includes a first diode whose anode is connected to the collector of a PNP transistor that supplies a bias current to the differential comparison circuit, and the cathode of the first diode is connected to the input of the differential comparison circuit. and a second diode connected to a constant voltage source via a resistor, the anode of which is connected to the anode of the first diode, and the cathode of the second diode is connected to the output of the differential comparison circuit. A comparison circuit characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758690A JP2797620B2 (en) | 1990-03-27 | 1990-03-27 | Comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758690A JP2797620B2 (en) | 1990-03-27 | 1990-03-27 | Comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276919A true JPH03276919A (en) | 1991-12-09 |
| JP2797620B2 JP2797620B2 (en) | 1998-09-17 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7758690A Expired - Fee Related JP2797620B2 (en) | 1990-03-27 | 1990-03-27 | Comparison circuit |
Country Status (1)
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| JP (1) | JP2797620B2 (en) |
-
1990
- 1990-03-27 JP JP7758690A patent/JP2797620B2/en not_active Expired - Fee Related
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|---|---|
| JP2797620B2 (en) | 1998-09-17 |
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