JPH03273714A - コサイン変換を利用した2次元データの圧縮と復合方式並びにこれらに用いる変換装置 - Google Patents
コサイン変換を利用した2次元データの圧縮と復合方式並びにこれらに用いる変換装置Info
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- JPH03273714A JPH03273714A JP2211587A JP21158790A JPH03273714A JP H03273714 A JPH03273714 A JP H03273714A JP 2211587 A JP2211587 A JP 2211587A JP 21158790 A JP21158790 A JP 21158790A JP H03273714 A JPH03273714 A JP H03273714A
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Landscapes
- Complex Calculations (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コサイン変換を利用した2次元データの圧縮
と復号方式並びにこれらに用いる変換装置に関する。
と復号方式並びにこれらに用いる変換装置に関する。
直交変換符号は、ディジタル信号処理分野においてデー
タ圧縮用に広く利用されている。なかでも、離散コサイ
ン変換(DCT)は低周波領域にスペクトルパワーが集
中することから、音声信号や画像圧縮処理などでよく利
用されている。
タ圧縮用に広く利用されている。なかでも、離散コサイ
ン変換(DCT)は低周波領域にスペクトルパワーが集
中することから、音声信号や画像圧縮処理などでよく利
用されている。
一般に、N点の1次元DCTは次式で定義される。
(k=0.L・・・、N−1)
(1)
また、この逆コサイン変換(IDCT)は次式で定義さ
れる。
れる。
(n −0+ 1 +・・・、N−1)(2)
但し、c(k) =1/FT(k=o)c(k)=1
(k≠0) 上式から明らかなように、DCTとIDCTは積和演算
により実行できる。
(k≠0) 上式から明らかなように、DCTとIDCTは積和演算
により実行できる。
ところで、現在、自然静止画像のデータ圧縮方式の国際
標準化が進められているが、8X8画素を1ブロックと
する2次元DCTが採用されることがほぼ確実である。
標準化が進められているが、8X8画素を1ブロックと
する2次元DCTが採用されることがほぼ確実である。
一般に、このような2次元DCTを実現するための計算
方法としては、次の3種類が挙げられる。
方法としては、次の3種類が挙げられる。
(a) 多項式計算を行と列方向に独立に行う。
(ロ) 1次元DCTを行と列方向に独立に行う。
(C)2次元DCTを1ブロック毎に行う。
(a)の方法は積和演算の繰り返しにより計算できるの
で、DSP (ディジタル・シグナル・プロセッサ)な
どを用いた計算には適しているが、演算量が多いため高
速処理に向いていない。また、(C)の方法は演算量は
少ないが計算方法が複雑で制御が難しく、実際にハード
ウェア化を行った例は見られない。したがって、−船釣
に(b)の方法が採用されている。
で、DSP (ディジタル・シグナル・プロセッサ)な
どを用いた計算には適しているが、演算量が多いため高
速処理に向いていない。また、(C)の方法は演算量は
少ないが計算方法が複雑で制御が難しく、実際にハード
ウェア化を行った例は見られない。したがって、−船釣
に(b)の方法が採用されている。
第14図に前記(b)の方法を用いた2次元データの圧
縮とその復号の原理を示す。
縮とその復号の原理を示す。
データ圧縮の場合、入力してきた2次元データをN×N
の所定の大きさのブロック(例えば8×8画素)に分割
し、第1の1次元DCT回路31においてブロックの行
(列)方向に1次元DCTを行い、その結果を転置メモ
リ32に格納する。
の所定の大きさのブロック(例えば8×8画素)に分割
し、第1の1次元DCT回路31においてブロックの行
(列)方向に1次元DCTを行い、その結果を転置メモ
リ32に格納する。
次いで、転置メモリ32からデータを読み出し、第2の
1次元DCT回路33において列(行)方向にI次元D
CTを行う。そして、この行方向と列方向の独立した2
回の1次元コサイン変換によって得られた2次元コサイ
ン変換データを量子化回路34において量子化すること
により受信側へ伝送し、あるいは所定の記録媒体に記録
する。なお、前記(1)式における係数2/Nは2次元
では(2/N)2となるが、Nは2のべき乗に選ばれる
ため、その計算は単純なビット・シフトで行うことがで
きる。
1次元DCT回路33において列(行)方向にI次元D
CTを行う。そして、この行方向と列方向の独立した2
回の1次元コサイン変換によって得られた2次元コサイ
ン変換データを量子化回路34において量子化すること
により受信側へ伝送し、あるいは所定の記録媒体に記録
する。なお、前記(1)式における係数2/Nは2次元
では(2/N)2となるが、Nは2のべき乗に選ばれる
ため、その計算は単純なビット・シフトで行うことがで
きる。
復号は、前記符号化と逆の処理を行えばよい。
すなわち、逆量子化回路35で逆量子化した後、第1の
1次元IDCT回路36で列(行)方向に1次元IDC
Tを行い、その結果を転置メモリ37に格納する。次い
で、転置メモリ37からデータを読み出し、第2の1次
元IDCT回路38において行(列)方向に1次元ID
CTを行い、2次元データを復号する。
1次元IDCT回路36で列(行)方向に1次元IDC
Tを行い、その結果を転置メモリ37に格納する。次い
で、転置メモリ37からデータを読み出し、第2の1次
元IDCT回路38において行(列)方向に1次元ID
CTを行い、2次元データを復号する。
上述したように、2次元のコサイン変換(逆コサイン変
換)は2次元データの行方向と列方向に1次元DCT
(I DCT)をそれぞれ独立に施すことにより実現す
ることができる。しかし、例えば1ブロックが8×8の
2次元データの場合を例に採ると、8×8のlブロック
当たり1024回の乗算と896回の加算が必要となる
。したがって、例えば、11画面512X512画素サ
イズの画像データを2次元コサイン変換すると、約42
0万回(−1024X(512/8) X(512/8
) )の乗算が必要になり、計算に膨大な時間を要する
。
換)は2次元データの行方向と列方向に1次元DCT
(I DCT)をそれぞれ独立に施すことにより実現す
ることができる。しかし、例えば1ブロックが8×8の
2次元データの場合を例に採ると、8×8のlブロック
当たり1024回の乗算と896回の加算が必要となる
。したがって、例えば、11画面512X512画素サ
イズの画像データを2次元コサイン変換すると、約42
0万回(−1024X(512/8) X(512/8
) )の乗算が必要になり、計算に膨大な時間を要する
。
そこで、演算の高速化を図るため、第14図の1次元D
CT回路31,33及び1次元IDCT回路36.38
としては、回路ブロック内に括弧書きして示したように
、高速コサイン変換(FCT)と高速逆コサイン変換(
IFCT)をそれぞれ用いるのが普通である。
CT回路31,33及び1次元IDCT回路36.38
としては、回路ブロック内に括弧書きして示したように
、高速コサイン変換(FCT)と高速逆コサイン変換(
IFCT)をそれぞれ用いるのが普通である。
この高速演算のためのFCTとIFCTについては、従
来より種々の演算アルゴリズムが提案されている。−例
として、第15図及び第16図にChenの8点1次元
FCTとIFCTのアルゴリズムを、また、第18図及
び第19図にWangの8点1次元FCTとIFCTの
アルゴリズムをそれぞれ示す。これらのアルゴリズムに
おいて、黒丸は加算演算を表し、白丸は何ら演算を行わ
ない。また、各線上に記入した数値はバタフライ演算に
おける乗算係数を表し、cTπはcos(rπ)の略記
、Sγπは5in(rπ)の略記である。
来より種々の演算アルゴリズムが提案されている。−例
として、第15図及び第16図にChenの8点1次元
FCTとIFCTのアルゴリズムを、また、第18図及
び第19図にWangの8点1次元FCTとIFCTの
アルゴリズムをそれぞれ示す。これらのアルゴリズムに
おいて、黒丸は加算演算を表し、白丸は何ら演算を行わ
ない。また、各線上に記入した数値はバタフライ演算に
おける乗算係数を表し、cTπはcos(rπ)の略記
、Sγπは5in(rπ)の略記である。
第15図及び第16図のChenのアルゴリズムの場合
、16回の乗算と26回の加算により8点DCTとID
CTをそれぞれ実現できる。また、第18図及び第19
図のW a n gのアルゴリズムの場合、20回の乗
算と26回の加算により8点DCTとIDCTをそれぞ
れ実現できる。
、16回の乗算と26回の加算により8点DCTとID
CTをそれぞれ実現できる。また、第18図及び第19
図のW a n gのアルゴリズムの場合、20回の乗
算と26回の加算により8点DCTとIDCTをそれぞ
れ実現できる。
さらに、バタフライ演算回路を第17図(a)から第1
7図(b)のように変形すると、4回の乗算と2回の加
算からなるバタフライ演算を3回の乗算と4回の加算で
行うことができ、演算に最も時間のかかる乗算を1つ減
らすことができる。この第17図の変形を適用すれば、
例えば第15図及び第16図のChenのアルゴリズム
は13回の乗算と29回の加算でそれぞれ実現できるよ
うになる。
7図(b)のように変形すると、4回の乗算と2回の加
算からなるバタフライ演算を3回の乗算と4回の加算で
行うことができ、演算に最も時間のかかる乗算を1つ減
らすことができる。この第17図の変形を適用すれば、
例えば第15図及び第16図のChenのアルゴリズム
は13回の乗算と29回の加算でそれぞれ実現できるよ
うになる。
したがって、この変形したアルゴリズムを用いた場合、
1ブロック8×8画素の2次元データの2次元DCTと
2次元IDCTをそれぞれ208回の実数乗算と465
回の加算で実現することができ、前述した(1)式によ
る単純な積和演算による処0 理の場合に比べて乗算回数をそれぞれ約115に低減す
ることができ、データの圧縮と復号処理をより高速化す
ることができる。
1ブロック8×8画素の2次元データの2次元DCTと
2次元IDCTをそれぞれ208回の実数乗算と465
回の加算で実現することができ、前述した(1)式によ
る単純な積和演算による処0 理の場合に比べて乗算回数をそれぞれ約115に低減す
ることができ、データの圧縮と復号処理をより高速化す
ることができる。
前記したところから明らかなように、2次元データの圧
縮と復号方式においてその処理速度をより高速化するに
は、演算に最も時間のかかる乗算演算の回数をできるだ
け少なくするように工夫する必要がある。
縮と復号方式においてその処理速度をより高速化するに
は、演算に最も時間のかかる乗算演算の回数をできるだ
け少なくするように工夫する必要がある。
本発明は上記要請に基づきなされたもので、その目的と
するところは、2次元データのコサイン変換と逆コサイ
ン変換における1次元FCTと1次元IFCTの乗算回
数を低減し、処理速度を更に高速化することのできる2
次元データの圧縮方式とその復号方式、並びにこれらに
用いる2次元コサイン変換装置と逆コサイン装置を提供
することである。
するところは、2次元データのコサイン変換と逆コサイ
ン変換における1次元FCTと1次元IFCTの乗算回
数を低減し、処理速度を更に高速化することのできる2
次元データの圧縮方式とその復号方式、並びにこれらに
用いる2次元コサイン変換装置と逆コサイン装置を提供
することである。
本発明の圧縮方式は、N×Nの2次元データに対し、そ
の行方向と列方向にN点1次元の高速コサイン変換を独
立に施して2次元の離散コサイン変換を行った後、量子
化することによりデータ圧縮するようにした2次元デー
タの圧縮方式において、前記N点1次元の高速コサイン
変換アルゴリズムの所定の位置のバタフライ演算につい
てその出力値が17倍となるように乗算係数を線形変換
するとともに、量子化テーブルの値を2m倍(m:線形
変換の回数)にしたものである。
の行方向と列方向にN点1次元の高速コサイン変換を独
立に施して2次元の離散コサイン変換を行った後、量子
化することによりデータ圧縮するようにした2次元デー
タの圧縮方式において、前記N点1次元の高速コサイン
変換アルゴリズムの所定の位置のバタフライ演算につい
てその出力値が17倍となるように乗算係数を線形変換
するとともに、量子化テーブルの値を2m倍(m:線形
変換の回数)にしたものである。
また、本発明の復号方式は、N×Nの2次元コサイン変
換データに対し、逆量子化を行った後、その行方向と列
方向にN点1次元の高速逆コサイン変換を独立に施すこ
とにより2次元の離散逆コサイン変換を行い、元の2次
元データを復号するようにした2次元データの復号方式
において、前記N点1次元の高速逆コサイン変換アルゴ
リズムの所定の位置のバタフライ演算についてその出力
値が11倍となるように乗算係数を線形変換する1 2 とともに、逆量子化テーブルの値を172m倍(m:線
形変換の回数)にしたものである。
換データに対し、逆量子化を行った後、その行方向と列
方向にN点1次元の高速逆コサイン変換を独立に施すこ
とにより2次元の離散逆コサイン変換を行い、元の2次
元データを復号するようにした2次元データの復号方式
において、前記N点1次元の高速逆コサイン変換アルゴ
リズムの所定の位置のバタフライ演算についてその出力
値が11倍となるように乗算係数を線形変換する1 2 とともに、逆量子化テーブルの値を172m倍(m:線
形変換の回数)にしたものである。
さらに、本発明の2次元コサイン変換装置は、8×8の
2次元データを1ブロックとし、該2次元データの行(
列)方向に8点1次元の高速コサイン変換を施した後、
該変換データの列(行)方向に8点1次元の高速コサイ
ン変換を施すことにより2次元の離散コサイン変換を行
うようにした装置において、行方向と列方向用の2つの
8点1次元の高速コサイン変換回路を備え、各高速コサ
イン変換回路は3個の乗算器と7個の加算器からなり、
12回の乗算と28回の加算からなる8点1次元の高速
コサイン変換アルゴリズムを処理の流れに沿った3つの
乗算処理パターンと7つの加算処理パターンに分け、そ
れぞれの処理パターンを前記乗算器と加算器に1対1に
割り当てて演算することにより4クロックを1周期とし
て8点1次元の高速コサイン変換をパイプライン処理す
るようにしたものである。
2次元データを1ブロックとし、該2次元データの行(
列)方向に8点1次元の高速コサイン変換を施した後、
該変換データの列(行)方向に8点1次元の高速コサイ
ン変換を施すことにより2次元の離散コサイン変換を行
うようにした装置において、行方向と列方向用の2つの
8点1次元の高速コサイン変換回路を備え、各高速コサ
イン変換回路は3個の乗算器と7個の加算器からなり、
12回の乗算と28回の加算からなる8点1次元の高速
コサイン変換アルゴリズムを処理の流れに沿った3つの
乗算処理パターンと7つの加算処理パターンに分け、そ
れぞれの処理パターンを前記乗算器と加算器に1対1に
割り当てて演算することにより4クロックを1周期とし
て8点1次元の高速コサイン変換をパイプライン処理す
るようにしたものである。
なお、前記2つの高速コサイン変換回路に代えて、行方
向と列方向共用の1つの高速コサイン変換回路を設け、
行方向と列方向の8点1次元のコサイン変換を4クロッ
クを周期として交互に行うようにすることもできる。
向と列方向共用の1つの高速コサイン変換回路を設け、
行方向と列方向の8点1次元のコサイン変換を4クロッ
クを周期として交互に行うようにすることもできる。
また、本発明の2次元逆コサイン変換装置は、8×8の
2次元コサイン変換データを1ブロックとし、該2次元
コサイン変換データの行(列)方向に8点1次元の高速
逆コサイン変換を施した後、該逆変換データの列(行)
方向に8点1次元の高速逆コサイン変換を施すことによ
り2次元の離散逆コサイン変換を行うようにした装置に
おいて、行方向と列方向用の2つの8点1次元の高速逆
コサイン変換回路を備え、各高速逆コサイン変換回路は
3個の乗算器と7個の加算器からなり、12回の乗算と
28回の加算からなる8点1次元の高速逆コサイン変換
アルゴリズムを処理の流れに沿った3つの乗算処理パタ
ーンと7つの加算処理パターンに分け、それぞれの処理
パターンを前記乗算器と加算器に1対lに割り当てて演
算することによ/J4クロックを1周期として8点1次
元の高3 4 速逆コサイン変換をパイプライン処理するようにしたも
のである。
2次元コサイン変換データを1ブロックとし、該2次元
コサイン変換データの行(列)方向に8点1次元の高速
逆コサイン変換を施した後、該逆変換データの列(行)
方向に8点1次元の高速逆コサイン変換を施すことによ
り2次元の離散逆コサイン変換を行うようにした装置に
おいて、行方向と列方向用の2つの8点1次元の高速逆
コサイン変換回路を備え、各高速逆コサイン変換回路は
3個の乗算器と7個の加算器からなり、12回の乗算と
28回の加算からなる8点1次元の高速逆コサイン変換
アルゴリズムを処理の流れに沿った3つの乗算処理パタ
ーンと7つの加算処理パターンに分け、それぞれの処理
パターンを前記乗算器と加算器に1対lに割り当てて演
算することによ/J4クロックを1周期として8点1次
元の高3 4 速逆コサイン変換をパイプライン処理するようにしたも
のである。
なお、前記2つの高速逆コサイン変換回路に代えて、行
方向と列方向共用の1つの高速逆コサイン変換回路を設
け、行方向と列方向の8点1次元の逆コサイン変換を4
クロックを周期として交互に行うようにすることもでき
る。
方向と列方向共用の1つの高速逆コサイン変換回路を設
け、行方向と列方向の8点1次元の逆コサイン変換を4
クロックを周期として交互に行うようにすることもでき
る。
第14図の2次元データの圧縮と復号の原理から明らか
なように、データの圧縮と復号の処理途中において取り
扱う各データの数値が本来の値と違っていても、最終的
に、量子化回路34から出力される圧縮データ及び1次
元TDCT回路38から出力される復号データの値がそ
れぞれ正しい値となるならばシステムとして何ら問題は
ない。
なように、データの圧縮と復号の処理途中において取り
扱う各データの数値が本来の値と違っていても、最終的
に、量子化回路34から出力される圧縮データ及び1次
元TDCT回路38から出力される復号データの値がそ
れぞれ正しい値となるならばシステムとして何ら問題は
ない。
本発明は、この点に着目してなされたもので、1次元F
CTと1次元IFCTの乗算回数を低減し、データの圧
縮と復号の処理速度を更に高速化したものである。
CTと1次元IFCTの乗算回数を低減し、データの圧
縮と復号の処理速度を更に高速化したものである。
まず、本発明における2次元データの圧縮方式と復号方
式の原理について説明する。
式の原理について説明する。
前述した1次元FCTと1次元IFCTにおけるバタフ
ライ演算は、基本的に、第1図(a)及び第2図(a)
に示す如き2種類の演算パターンに分類することができ
る。第1図(a)のバタフライ演算中、乗算係数Cπ/
4は1/7Tであるから、これを、/1倍すれば第1図
(b)に示すように1となり、この部分における乗算計
算が不要となる。また、第2図(a)のバタフライ演算
の場合、乗算係数S(π/M)とC(π/M)をそれぞ
れ、/1−倍しても第2図(b)に示すようにその値が
変わるだけであり、乗算回数自体には何ら変化がない。
ライ演算は、基本的に、第1図(a)及び第2図(a)
に示す如き2種類の演算パターンに分類することができ
る。第1図(a)のバタフライ演算中、乗算係数Cπ/
4は1/7Tであるから、これを、/1倍すれば第1図
(b)に示すように1となり、この部分における乗算計
算が不要となる。また、第2図(a)のバタフライ演算
の場合、乗算係数S(π/M)とC(π/M)をそれぞ
れ、/1−倍しても第2図(b)に示すようにその値が
変わるだけであり、乗算回数自体には何ら変化がない。
したがって、バタフライ演算の乗算係数を17倍した第
1図(b)及び第2図(b)のバタフライ演算回路を用
いて1次元FCT(IFCT)を行うようにすれば、こ
れによって乗算回数を2回減らすことができ、この乗算
回数を減らした分だけ1次元FCT (I FCT)に
おける演算時間を短縮し、処理速度の高速化を図ること
ができる。
1図(b)及び第2図(b)のバタフライ演算回路を用
いて1次元FCT(IFCT)を行うようにすれば、こ
れによって乗算回数を2回減らすことができ、この乗算
回数を減らした分だけ1次元FCT (I FCT)に
おける演算時間を短縮し、処理速度の高速化を図ること
ができる。
5
6
ところで、上記のようしてバタフライ演算の所定の乗算
係数を√(2)倍することにより1次元FCT(IFC
T)を行うと、乗算回数が減る代わりに、行と列方向に
変換を行った後の2次元FCT(IFCT)の出力値が
それぞれ本来の値の2倍(−−r’;f x 、/T)
になってしまう。そこで、これを解消するには、データ
圧縮の場合、第14図の量子化回路34における量子化
用テーブルの値を予め2倍しておけば、この2倍された
テーブル値で前゛記2倍された2次元FCTの出力値が
割られて量子化されるため、量子化後の最終的な出力値
は1倍となり、本来の正しいデータ圧縮値を得ることが
できる。
係数を√(2)倍することにより1次元FCT(IFC
T)を行うと、乗算回数が減る代わりに、行と列方向に
変換を行った後の2次元FCT(IFCT)の出力値が
それぞれ本来の値の2倍(−−r’;f x 、/T)
になってしまう。そこで、これを解消するには、データ
圧縮の場合、第14図の量子化回路34における量子化
用テーブルの値を予め2倍しておけば、この2倍された
テーブル値で前゛記2倍された2次元FCTの出力値が
割られて量子化されるため、量子化後の最終的な出力値
は1倍となり、本来の正しいデータ圧縮値を得ることが
できる。
一方、復号の場合、第14図の逆量子化回路35におけ
る逆量子化用テーブルの値を予め1/2倍しておけば、
この172倍されたテーブル値が受信データに掛けられ
て逆量子化されるため、逆量子化後の値は元の値の1/
2倍となる。そして、この172倍された逆量子化値は
後段の1次元■FCT回路36.38における2回のI
FCTによって2倍されるので、最終的に得られる2次
元データの値は1倍となり、本来の正しいデータ圧縮値
を得ることができる。
る逆量子化用テーブルの値を予め1/2倍しておけば、
この172倍されたテーブル値が受信データに掛けられ
て逆量子化されるため、逆量子化後の値は元の値の1/
2倍となる。そして、この172倍された逆量子化値は
後段の1次元■FCT回路36.38における2回のI
FCTによって2倍されるので、最終的に得られる2次
元データの値は1倍となり、本来の正しいデータ圧縮値
を得ることができる。
上記説明は、1ブロック8×8個の2次元データの場合
を例に採って述べたが、これを拡張したlブロックN×
N側の2次元データの場合には、N点1次元FCTとI
FCT及びその時の量子化と逆量子化のテーブル値をそ
れぞれ次のように設定すればよい。
を例に採って述べたが、これを拡張したlブロックN×
N側の2次元データの場合には、N点1次元FCTとI
FCT及びその時の量子化と逆量子化のテーブル値をそ
れぞれ次のように設定すればよい。
(a) N点1次元FCTの所定のバタフライ演算に
ついてその出力値が17倍となるようにその乗算係数を
線形変換する。
ついてその出力値が17倍となるようにその乗算係数を
線形変換する。
(b) N点1次元IFCTの所定のバタフライ演算
についてその出力値が、/7倍となるようにその乗算係
数を線形変換する。
についてその出力値が、/7倍となるようにその乗算係
数を線形変換する。
(C) 上記(a)に対応し、量子化用テーブルの値
を2m倍(m:線形変換の回数)する。
を2m倍(m:線形変換の回数)する。
(d) 上記(b)に対応し、逆量子化用テーブルの
値を1/2’倍(m:線形変換の回数−)する。
値を1/2’倍(m:線形変換の回数−)する。
また、本発明の2次元高速コサイン変換装置と27
8
次元高速逆コサイン変換装置は、前記本発明の2次元デ
ータの圧縮方式と復号方式を利用して8点1次元のFC
TとIFCTをそれぞれ12回の乗算と28回の加算に
より行うようにするとともに、これら12回の乗算と2
8回の加算を3つの乗算処理パターンと7つの加算処理
パターンに分け、さらに、この3つの乗算処理パターン
と7つの加算処理パターンを3個の乗算器と7個の加算
器に1対1に割り当てて並列に演算処理することにより
、8点1次元のFCT及びIFCTにおけるすべての演
算が休止期間を生しることなしにパイプライン処理する
ようにしたものである。これにより、高速処理を実現す
ることができる。
ータの圧縮方式と復号方式を利用して8点1次元のFC
TとIFCTをそれぞれ12回の乗算と28回の加算に
より行うようにするとともに、これら12回の乗算と2
8回の加算を3つの乗算処理パターンと7つの加算処理
パターンに分け、さらに、この3つの乗算処理パターン
と7つの加算処理パターンを3個の乗算器と7個の加算
器に1対1に割り当てて並列に演算処理することにより
、8点1次元のFCT及びIFCTにおけるすべての演
算が休止期間を生しることなしにパイプライン処理する
ようにしたものである。これにより、高速処理を実現す
ることができる。
ところで、上記のように3つの乗算処理パターンと7つ
の加算処理パターンに分けて3個の乗算器と7個の加算
器により4クロックを1周期としてパイプライン処理す
るように構成した場合、1回のFCT及びIFCT毎に
8個のデータワードを入力する必要から、入力データク
ロックを演算クロックの2倍に設定した場合に最も効率
のよいパイプライン処理を行うことができる。しかし、
集積回路の技術革新の過程においては、RAMのような
メモリの性能向上と乗算器のような演算ロジックの性能
向上のスピードとは必ずしも一致しておらず、データの
人力サイクルタイムと演算回路の演算時間の比が一定に
なるとは限らない。このため、人力データクロツタを演
算クロックの2倍にすることができない場合もあり、パ
イプライン処理を行うようにしたにも拘らず、所期の演
算速度を達成できない場合もあり得る。
の加算処理パターンに分けて3個の乗算器と7個の加算
器により4クロックを1周期としてパイプライン処理す
るように構成した場合、1回のFCT及びIFCT毎に
8個のデータワードを入力する必要から、入力データク
ロックを演算クロックの2倍に設定した場合に最も効率
のよいパイプライン処理を行うことができる。しかし、
集積回路の技術革新の過程においては、RAMのような
メモリの性能向上と乗算器のような演算ロジックの性能
向上のスピードとは必ずしも一致しておらず、データの
人力サイクルタイムと演算回路の演算時間の比が一定に
なるとは限らない。このため、人力データクロツタを演
算クロックの2倍にすることができない場合もあり、パ
イプライン処理を行うようにしたにも拘らず、所期の演
算速度を達成できない場合もあり得る。
例えば、演算クロック20MHzに対して人力データク
ロックも同じ20MHz、すなわち演算クロックと人力
データクロンクの周波数比が1対1の場合、8個のデー
タワードの人力に8クロックを要するが、演算回路は4
クロックを周期として演算を終了するので、演算回路は
8クロックのうちの4クロックは休んだ状態となり、前
記した8点1次元の高速コサイン変換回路及び高速逆コ
サイン変換回路におけるそれぞれの演算回路の使用効率
は半分になってしまう。
ロックも同じ20MHz、すなわち演算クロックと人力
データクロンクの周波数比が1対1の場合、8個のデー
タワードの人力に8クロックを要するが、演算回路は4
クロックを周期として演算を終了するので、演算回路は
8クロックのうちの4クロックは休んだ状態となり、前
記した8点1次元の高速コサイン変換回路及び高速逆コ
サイン変換回路におけるそれぞれの演算回路の使用効率
は半分になってしまう。
9
0
そこで、本発明はさらに工夫を加え、演算クロックと人
力データクロックの比が1対1の場合でもシステム全体
としての処理速度が低下することのないようにするため
、8点1時限の高速コサイン変換回路及び高速逆コサイ
ン変換回路のそれぞれにおいて4クロック毎に行方向と
列方向の演算処理を交互に行うようにした。これにより
、演算処理に休止期間を生じることなく、1個の8点1
次元の高速コサイン変換回路及び高速逆コサイン変換回
路を用いてそれぞれ2次元コサイン変換と2次元逆コサ
イン変換を高速に実現することができる。
力データクロックの比が1対1の場合でもシステム全体
としての処理速度が低下することのないようにするため
、8点1時限の高速コサイン変換回路及び高速逆コサイ
ン変換回路のそれぞれにおいて4クロック毎に行方向と
列方向の演算処理を交互に行うようにした。これにより
、演算処理に休止期間を生じることなく、1個の8点1
次元の高速コサイン変換回路及び高速逆コサイン変換回
路を用いてそれぞれ2次元コサイン変換と2次元逆コサ
イン変換を高速に実現することができる。
以下、本発明の実施例につき図面を参照して説明する。
第3図及び第4図は本発明の圧縮方式と復号方式のため
のChenの8点1次元FCTとIFCTの第1の実施
例を示す。
のChenの8点1次元FCTとIFCTの第1の実施
例を示す。
第3図のFCTの場合、図中の第1ステツプで入力デー
タの上位4ポイント(XO〜x3)の乗算係数が√(2
)倍され、また図中の第1ステツプで下位4ポイント(
x4〜x7)の乗算係数がff倍されている。この結果
、1次元FCTの出力データX0−X7は元の値の√(
2)倍となる。したがって、この第3図のFCTアルゴ
リズムを用いて行と列方向のそれぞれに1次元FCTを
行えばよい。
タの上位4ポイント(XO〜x3)の乗算係数が√(2
)倍され、また図中の第1ステツプで下位4ポイント(
x4〜x7)の乗算係数がff倍されている。この結果
、1次元FCTの出力データX0−X7は元の値の√(
2)倍となる。したがって、この第3図のFCTアルゴ
リズムを用いて行と列方向のそれぞれに1次元FCTを
行えばよい。
第4図のIFCTの場合、図中の第1ステツプで入力デ
ータの上位4ポイント(XO−X6)の乗算係数が、/
1倍され、また図中の第1ステツプで下位4ポイン)
(Xi−X7)の乗算係数が97倍されている。この結
果、1次元IFCTの出力データXO〜X7は元の値の
√(2)倍となる。したがって、この第4図のIFCT
アルゴリズムを用いて行と列方向のそれぞれに1次元I
FCTを行えばよい。
ータの上位4ポイント(XO−X6)の乗算係数が、/
1倍され、また図中の第1ステツプで下位4ポイン)
(Xi−X7)の乗算係数が97倍されている。この結
果、1次元IFCTの出力データXO〜X7は元の値の
√(2)倍となる。したがって、この第4図のIFCT
アルゴリズムを用いて行と列方向のそれぞれに1次元I
FCTを行えばよい。
第5図及び第6図に本発明の圧縮方式と復号方式のため
のChenの8点1次元FCTとIFCTの第2の実施
例を示す。
のChenの8点1次元FCTとIFCTの第2の実施
例を示す。
1
2
第5図のFCTの場合、図中の第■ステップで入力デー
タの上位4ポイント(xo〜x3)の乗算係数が√(2
)倍され、また図中の第■ステップで下位4ポイン)(
x4〜x7)の乗算係数が17倍されている。この結果
、1次元FCTの出力データXO〜X7は元の値の11
倍となる。
タの上位4ポイント(xo〜x3)の乗算係数が√(2
)倍され、また図中の第■ステップで下位4ポイン)(
x4〜x7)の乗算係数が17倍されている。この結果
、1次元FCTの出力データXO〜X7は元の値の11
倍となる。
第6図のIFCTの場合、図中の第■ステップで人力デ
ータの上位4ポイント(XO−X6)の乗算係数が17
倍され、また図中の第■ステップで下位4ポイント(X
1〜X7)の乗算係数が11倍されている。この結果、
IFCTの出力値たる出力データXO〜X7は元の値の
17倍となる。
ータの上位4ポイント(XO−X6)の乗算係数が17
倍され、また図中の第■ステップで下位4ポイント(X
1〜X7)の乗算係数が11倍されている。この結果、
IFCTの出力値たる出力データXO〜X7は元の値の
17倍となる。
上記した第3図〜第6図の各アルゴリズムによれば、8
点1次元FCT及び8点1次元IFCTをそれぞれ14
回の乗算と26回の加算で実行することができる、さら
に、これに第17図の変形を加えれば、11回の乗算と
29回の加算とすることができる。
点1次元FCT及び8点1次元IFCTをそれぞれ14
回の乗算と26回の加算で実行することができる、さら
に、これに第17図の変形を加えれば、11回の乗算と
29回の加算とすることができる。
上記実施例は、いずれもChenのアルゴリズムによる
ものであるが、第18図及び第19図のW a n g
のアルゴリズムについても同様に適用することができ、
W a n gの8点1次元FCT及び8点1次元IF
CTをそれぞれ14回の乗算と26回の加算で実行する
ことができる。さらに、これに第17図の変形を加える
ことにより、11回の乗算と29回の加算とすることが
できる。
ものであるが、第18図及び第19図のW a n g
のアルゴリズムについても同様に適用することができ、
W a n gの8点1次元FCT及び8点1次元IF
CTをそれぞれ14回の乗算と26回の加算で実行する
ことができる。さらに、これに第17図の変形を加える
ことにより、11回の乗算と29回の加算とすることが
できる。
第7図に、本発明の2次元コサイン変換装置のための8
点1次元の高速コサイン変換回路の第1の実施例を示す
。2次元コサイン変換装置は、この第7図の8点1次元
の高速コザイン変換回路を行方向用と列方向用に2つ用
意することにより実現される。
点1次元の高速コサイン変換回路の第1の実施例を示す
。2次元コサイン変換装置は、この第7図の8点1次元
の高速コザイン変換回路を行方向用と列方向用に2つ用
意することにより実現される。
この第7図の高速コサイン変換回路は、本発明の圧縮方
式を適用して得られた第8図に示す改良したWangの
8点1次元FCTアルゴリズムに基づいて構成されてお
り、3個の乗算器と7個の加算器を用いて8点1次元F
CTをパイプライン処理するようにしたものである。図
中、符号MPY1〜3は乗算器、ADD1〜7は加算器
、31〜13は人力データ選択用のセレクタ、InO〜
3 4 7 、B1〜8 、C1〜8 、D1〜10.El〜2
、Fl〜6およびC1〜6はそれぞれデータラッチ用の
レジスタである。なお、W a n gのアルゴリズム
は本発明方式を適用することにより11回の乗算と29
回の加算で8点1次元のFCTを実行できるが、第8図
のFCTアルゴリズムは、パイプライン処理を行うため
にステップIII、IVのD3〜D6およびEl、E2
部分のデータフローを工夫し、12回の乗算と28回の
加算で8点1次元FCTを行うようにしている。
式を適用して得られた第8図に示す改良したWangの
8点1次元FCTアルゴリズムに基づいて構成されてお
り、3個の乗算器と7個の加算器を用いて8点1次元F
CTをパイプライン処理するようにしたものである。図
中、符号MPY1〜3は乗算器、ADD1〜7は加算器
、31〜13は人力データ選択用のセレクタ、InO〜
3 4 7 、B1〜8 、C1〜8 、D1〜10.El〜2
、Fl〜6およびC1〜6はそれぞれデータラッチ用の
レジスタである。なお、W a n gのアルゴリズム
は本発明方式を適用することにより11回の乗算と29
回の加算で8点1次元のFCTを実行できるが、第8図
のFCTアルゴリズムは、パイプライン処理を行うため
にステップIII、IVのD3〜D6およびEl、E2
部分のデータフローを工夫し、12回の乗算と28回の
加算で8点1次元FCTを行うようにしている。
第8図中、英文字+数字の各記号(例: InO、Bl
、C1など)は第7図中の同一記号のレジスタに対応し
ており、各レジスタには第8図中の対応する記号位置の
演算結果がそれぞれラッチされるものである。また、前
記各記号の後に添えられたカッコ付き数字(例: B
1 (4) 、 C1(5)・・・の(4)、(5)な
ど)は、FCTの演算開始の最初から数えて何りロック
目で当該記号位置の演算が行われるかを示す。例えば、
#1番目のクロック位置ではB 4 (1) 、 B
5 (1)位置の加算が行われ、その結果がレジスタB
4とB5に格納される。#2番目のクロック位置ではB
3 (2)と86 (2)位置の加算が行われ、その
結果がレジスタB3とB6に格納されることを示してい
る。
、C1など)は第7図中の同一記号のレジスタに対応し
ており、各レジスタには第8図中の対応する記号位置の
演算結果がそれぞれラッチされるものである。また、前
記各記号の後に添えられたカッコ付き数字(例: B
1 (4) 、 C1(5)・・・の(4)、(5)な
ど)は、FCTの演算開始の最初から数えて何りロック
目で当該記号位置の演算が行われるかを示す。例えば、
#1番目のクロック位置ではB 4 (1) 、 B
5 (1)位置の加算が行われ、その結果がレジスタB
4とB5に格納される。#2番目のクロック位置ではB
3 (2)と86 (2)位置の加算が行われ、その
結果がレジスタB3とB6に格納されることを示してい
る。
第7図中の各乗算器MPY1〜3と加算器ADD1〜7
は、定められた位置の演算を定められた順番に従って定
められた演算器で分担しながら並列に実行するために、
それぞれの演算器が分担して実行すべき演算処理パター
ンが予め割り当てられている。この演算パターンの割り
当ての例を第9図に示す。例えば、乗算器MPYIの場
合、#1のクロック位置でF4の乗算、#2のクロック
位置でB3の乗算、#3のクロック位置でB4の乗算、
#4のクロック位置でF3の乗算をそれぞれ順次実行す
るように割り当てられている。また、加算器ADDIの
場合、#lのクロック位置でB4の加算、#2のクロッ
ク位置でB3の乗算、#3のクロック位置でB2の乗算
、#4のクロック位置でBlの乗算をそれぞれ順次実行
するように割り当てられている。他の乗算器MPY2〜
3及5 6 び加算器ADD2〜7についても同様である。
は、定められた位置の演算を定められた順番に従って定
められた演算器で分担しながら並列に実行するために、
それぞれの演算器が分担して実行すべき演算処理パター
ンが予め割り当てられている。この演算パターンの割り
当ての例を第9図に示す。例えば、乗算器MPYIの場
合、#1のクロック位置でF4の乗算、#2のクロック
位置でB3の乗算、#3のクロック位置でB4の乗算、
#4のクロック位置でF3の乗算をそれぞれ順次実行す
るように割り当てられている。また、加算器ADDIの
場合、#lのクロック位置でB4の加算、#2のクロッ
ク位置でB3の乗算、#3のクロック位置でB2の乗算
、#4のクロック位置でBlの乗算をそれぞれ順次実行
するように割り当てられている。他の乗算器MPY2〜
3及5 6 び加算器ADD2〜7についても同様である。
したがって、3個の乗算器MPY1〜3には4つの位置
の乗算を1グループとする3個の乗算処理パターンのそ
れぞれが1対1に割り当てられ、また7個の加算器AD
D1〜7には4つの位置の加算(減算も含む)をlグル
ープとする7個の加算処理パターンのそれぞれがl対1
に割り当てられることになる。この結果、すべての演算
は4クロックを周期として次々と実行されることになり
、8点1次元のFCT演算結果が4クロック毎に次々と
出力されることになる。
の乗算を1グループとする3個の乗算処理パターンのそ
れぞれが1対1に割り当てられ、また7個の加算器AD
D1〜7には4つの位置の加算(減算も含む)をlグル
ープとする7個の加算処理パターンのそれぞれがl対1
に割り当てられることになる。この結果、すべての演算
は4クロックを周期として次々と実行されることになり
、8点1次元のFCT演算結果が4クロック毎に次々と
出力されることになる。
各乗算器MPY1〜3及び加算器ADD1〜7における
演算処理は、それぞれの演算器の前に配W L ター1
!レクタS1〜13を制御することにより人力データを
切り換え選択し、必要なデータ同士の乗算あるいは加算
を行う。例えば、−例として、B 4 (1)位置の加
算処理について説明すれば、セレクタS1はレジスタI
n3の人力データX3を選択し、またセレクタS2はレ
ジスタIn4の人力データX4を選択する。そして、加
算器ADDIニオいて(x3+x4)の加算処理を行い
、その加算結果をレジスタB4に格納する。
演算処理は、それぞれの演算器の前に配W L ター1
!レクタS1〜13を制御することにより人力データを
切り換え選択し、必要なデータ同士の乗算あるいは加算
を行う。例えば、−例として、B 4 (1)位置の加
算処理について説明すれば、セレクタS1はレジスタI
n3の人力データX3を選択し、またセレクタS2はレ
ジスタIn4の人力データX4を選択する。そして、加
算器ADDIニオいて(x3+x4)の加算処理を行い
、その加算結果をレジスタB4に格納する。
なお、8点1次元のFCTの場合、1回のFCT毎に8
個のデータワードを入力する必要があるため、前記1周
期4クロックの間に第7図の高速コサイン変換回路に対
して8個のデータワードを人力する必要がある。したが
って、第7図の高速コサイン変換回路の場合、人力デー
タクロックは演算クロックの2倍にしなければならない
。例えば、第7図の高速コサイン変換回路の演算クロッ
クが20M、Hzとすると、入力データクロックは40
MHzとする必要がある。
個のデータワードを入力する必要があるため、前記1周
期4クロックの間に第7図の高速コサイン変換回路に対
して8個のデータワードを人力する必要がある。したが
って、第7図の高速コサイン変換回路の場合、人力デー
タクロックは演算クロックの2倍にしなければならない
。例えば、第7図の高速コサイン変換回路の演算クロッ
クが20M、Hzとすると、入力データクロックは40
MHzとする必要がある。
第10図に、本発明の2次元逆コサイン変換装置のため
の8点1次元の高速逆コサイン変換回路の1実施例を示
す。2次元逆コサイン変換装置は、この第10図の8点
1次元の高速逆コサイン変換回路を行方向用と列方向用
に2つ用意することにより実現される。
の8点1次元の高速逆コサイン変換回路の1実施例を示
す。2次元逆コサイン変換装置は、この第10図の8点
1次元の高速逆コサイン変換回路を行方向用と列方向用
に2つ用意することにより実現される。
この第10図の高速逆コサイン変換回路は、本発明の復
号方式を適用して得られた第11図に示7 8 す改良したW a n gの8点1次元IFCTアルゴ
リズムに基づいて構威されており、3個の乗算器MPY
1〜3と7個の加算器ADDI〜7のそれぞれに第12
図に示す演算処理パターンをそれぞれ割り当て、前記し
た第7図の回路と同様に4クロックを1周期としてパイ
プライン処理するようにしたものである。なお、第10
図〜第12図における各符号及び記号は、前述した第7
図〜第9図と同様である。第10図の高速逆コサイン変
換回路の場合も、第7図の高速コサイン変換回路と同様
に、4クロックを1周期として12回の乗算と28回の
加算で8点I次元rFcTを実現している。
号方式を適用して得られた第11図に示7 8 す改良したW a n gの8点1次元IFCTアルゴ
リズムに基づいて構威されており、3個の乗算器MPY
1〜3と7個の加算器ADDI〜7のそれぞれに第12
図に示す演算処理パターンをそれぞれ割り当て、前記し
た第7図の回路と同様に4クロックを1周期としてパイ
プライン処理するようにしたものである。なお、第10
図〜第12図における各符号及び記号は、前述した第7
図〜第9図と同様である。第10図の高速逆コサイン変
換回路の場合も、第7図の高速コサイン変換回路と同様
に、4クロックを1周期として12回の乗算と28回の
加算で8点I次元rFcTを実現している。
ところで、前記した第7図の高速コサイン変換回路と第
10図の高速逆コサイン変換回路の場合、4クロックを
1周期としてパイプライン処理しているため、最も効率
のよい処理を行うには、前述したように、入力データク
ロックは演算クロックの2倍にする必要がある。しかし
、使用する転置メモリのサイクルタイムによっては人力
データクロックを演算クロックと同じ周波数にするしか
ない場合も生しる。このような場合には、前述したよう
に演算回路は8クロックのうちの4クロック分遊んだ状
態となり、第7図の高速コサイン変換回路及び第10図
の高速逆コサイン変換回路における演算回路の使用効率
は本来のバイブライン処理時の半分になってしまう。そ
こで、このように人力データクロックと演算クロックの
比がI対lとなるような場合でも、システム全体として
高速処理できるようにした8点I次元の高速コサイン変
換回路の例を第13図に示す。
10図の高速逆コサイン変換回路の場合、4クロックを
1周期としてパイプライン処理しているため、最も効率
のよい処理を行うには、前述したように、入力データク
ロックは演算クロックの2倍にする必要がある。しかし
、使用する転置メモリのサイクルタイムによっては人力
データクロックを演算クロックと同じ周波数にするしか
ない場合も生しる。このような場合には、前述したよう
に演算回路は8クロックのうちの4クロック分遊んだ状
態となり、第7図の高速コサイン変換回路及び第10図
の高速逆コサイン変換回路における演算回路の使用効率
は本来のバイブライン処理時の半分になってしまう。そ
こで、このように人力データクロックと演算クロックの
比がI対lとなるような場合でも、システム全体として
高速処理できるようにした8点I次元の高速コサイン変
換回路の例を第13図に示す。
この第13図の高速コサイン変換回路は、第7図の高速
コサイン変換回路において、更に新たな8個のデータラ
ッチ用のレジスタInを付加することにより2つのレジ
スタ群A、Bを構威し、方のレジスタ群Aを行方向FC
T用のデータラッチレジスタとするとともに、他方のレ
ジスタ群Bを列方向FCT用のデータラッチレジスタと
して用いるようにしたものである。そして、一方のレジ
スタ群Aに行方向のデータワードを、また他方9 0 のレジスタ群Bに列方向のデータワードをそれぞれ取り
込み、前半の4クロックで行方向の8点1次元コサイン
変換を実行し、後半の4クロックで列方向の8点1次元
コサイン変換を実行するようにしたものである。このよ
うに構成することにより、1つの高速コサイン変換回路
を用いながら、行方向と列方向の2次元コサイン変換を
4クロック毎に交互に行うことができ、演算回路を休止
させることなく2次元コサイン変換を高速に実行するこ
とができる。
コサイン変換回路において、更に新たな8個のデータラ
ッチ用のレジスタInを付加することにより2つのレジ
スタ群A、Bを構威し、方のレジスタ群Aを行方向FC
T用のデータラッチレジスタとするとともに、他方のレ
ジスタ群Bを列方向FCT用のデータラッチレジスタと
して用いるようにしたものである。そして、一方のレジ
スタ群Aに行方向のデータワードを、また他方9 0 のレジスタ群Bに列方向のデータワードをそれぞれ取り
込み、前半の4クロックで行方向の8点1次元コサイン
変換を実行し、後半の4クロックで列方向の8点1次元
コサイン変換を実行するようにしたものである。このよ
うに構成することにより、1つの高速コサイン変換回路
を用いながら、行方向と列方向の2次元コサイン変換を
4クロック毎に交互に行うことができ、演算回路を休止
させることなく2次元コサイン変換を高速に実行するこ
とができる。
なお、図示は略したが、第10図の高速逆コサイン変換
回路の場合も、更に新たな8個のデータラッチ用のレジ
スタInを付加し、一方のレジスタ群を行方向1FcT
用のデータラッチレジスタとするとともに、他方のレジ
スタ群を列方向IFCT用のデータラッチレジスタとす
ることにより、第13図の場合と同様に、1つの高速逆
コサイン変換回路を用いながら、行方向と列方向の2次
元逆コサイン変換を4クロック毎に交互に行うことがで
き、演算回路を休止させることなく2次元逆コサイン変
換を高速に実行することができる。
回路の場合も、更に新たな8個のデータラッチ用のレジ
スタInを付加し、一方のレジスタ群を行方向1FcT
用のデータラッチレジスタとするとともに、他方のレジ
スタ群を列方向IFCT用のデータラッチレジスタとす
ることにより、第13図の場合と同様に、1つの高速逆
コサイン変換回路を用いながら、行方向と列方向の2次
元逆コサイン変換を4クロック毎に交互に行うことがで
き、演算回路を休止させることなく2次元逆コサイン変
換を高速に実行することができる。
以上述べたところから明らかなように、請求項(1)記
載の圧縮方式及び請求項(2)記載の復号方式によると
きは、高速コサイン変換及び高速逆コサイン変換におけ
る所定のバタフライ演算回路の乗算係数を1にすること
ができ、その分だけ乗算回数を減らして2次元データの
データ圧縮と復号の速度をより高速化することができる
。
載の圧縮方式及び請求項(2)記載の復号方式によると
きは、高速コサイン変換及び高速逆コサイン変換におけ
る所定のバタフライ演算回路の乗算係数を1にすること
ができ、その分だけ乗算回数を減らして2次元データの
データ圧縮と復号の速度をより高速化することができる
。
また、請求項(3)記載の2次元コサイン変換装置及び
請求項(4)記載の2次元逆コサイン変換装置によると
きは、3個の乗算器と7個の加算器を用いて8点1次元
FCT及び8点1次元IFCTをそれぞれ実現できるた
め、小型で高速な変換装置を提供することができる。ま
た、すべての演算器が休止期間を生しることなくパイプ
ライン動作するようにしているので、演算回路の利用効
率を高めて高速処理を行うことができる。
請求項(4)記載の2次元逆コサイン変換装置によると
きは、3個の乗算器と7個の加算器を用いて8点1次元
FCT及び8点1次元IFCTをそれぞれ実現できるた
め、小型で高速な変換装置を提供することができる。ま
た、すべての演算器が休止期間を生しることなくパイプ
ライン動作するようにしているので、演算回路の利用効
率を高めて高速処理を行うことができる。
さらに、請求項(5)記載の2次元コサイン変換装置1
2
置及び請求項(6)記載の2次元逆コサイン変換装置に
よるときは、8点1次元FCT及び8点1次元IFCT
のそれぞれにおける行方向と列方向の演算処理をそれぞ
れただ1つの高速コサイン変換回路及び高速逆コサイン
変換回路を用いて交互に行うようにしたので、入力デー
タクロックと演算クロックの比が1対1となるような場
合でも、各演算回路を休止させることなく高速処理する
ことができるとともに、2次元コサイン変換装置及び2
次元逆コサイン変換装置をより小型化することができる
。
よるときは、8点1次元FCT及び8点1次元IFCT
のそれぞれにおける行方向と列方向の演算処理をそれぞ
れただ1つの高速コサイン変換回路及び高速逆コサイン
変換回路を用いて交互に行うようにしたので、入力デー
タクロックと演算クロックの比が1対1となるような場
合でも、各演算回路を休止させることなく高速処理する
ことができるとともに、2次元コサイン変換装置及び2
次元逆コサイン変換装置をより小型化することができる
。
第1図及び第2図は本発明方式のバタフライ演算におけ
る演算パターンの乗算係数の線形変換の原理を示す図、 第3図は本発明の圧縮方式のためのChenの8点1次
元FCTアルゴリズムの第1実施例を示す図、 第4図は本発明の復号方式のためのChenの8点1次
元IFCTアルゴリズムの第1実施例を示す図、 第5図は本発明の圧縮方式のためのChenの8点1次
元FCTアルゴリズムの第2実施例を示す図、 第6図は本発明の復号方式のためのChenの8点1次
元IFCTアルゴリズムの第2実施例を示す図、 第7図は本発明の2次元コサイン変換装置のための8点
1次元の高速コサイン変換回路の第1実施例を示す図、 第8図は第7図の高速コサイン変換回路のための改良し
たW a n gの8点1次元FCTアルゴリズムを示
す図、 第9図は第7図の高速コサイン変換回路における各演算
器への演算処理パターンの割り当てを示す図、 第10図は本発明の2次元逆コサイン変換装置のための
8点1次元の高速逆コサイン変換回路の1実施例を示す
図、 3 4 第11図は第10図の高速逆コサイン変換回路のための
改良したW a n gの8点1次元IFCTアルゴリ
ズムを示す図、 第12図は第10図の高速逆コサイン変換回路における
各演算器への演算処理パターンの割り当てを示す図、 第13図は本発明の2次元コサイン変換装置のための8
点1次元の高速コサイン変換回路の第2実施例を示す図
、 第14図は2次元データの圧縮と復号の原理説明図、 第15図は従来のChenの8点1次元FCTアルゴリ
ズムを示す図、 第16図は従来のChenの8点1次元IFCTアルゴ
リズムを示す図、 第17図は乗算回数低減のためのバタフライ演算の変形
を示す図、 第18図は従来のW a n gの8点1次元FCTア
ルゴリズムを示す図、 第19図は従来のW a n gの8点1次元rFcT
アルゴリズムを示す図である。 MPY1〜3・・・3個の乗算器 ADD1〜7・・・7個の加算器 xo−xl−FCTの入力データ
る演算パターンの乗算係数の線形変換の原理を示す図、 第3図は本発明の圧縮方式のためのChenの8点1次
元FCTアルゴリズムの第1実施例を示す図、 第4図は本発明の復号方式のためのChenの8点1次
元IFCTアルゴリズムの第1実施例を示す図、 第5図は本発明の圧縮方式のためのChenの8点1次
元FCTアルゴリズムの第2実施例を示す図、 第6図は本発明の復号方式のためのChenの8点1次
元IFCTアルゴリズムの第2実施例を示す図、 第7図は本発明の2次元コサイン変換装置のための8点
1次元の高速コサイン変換回路の第1実施例を示す図、 第8図は第7図の高速コサイン変換回路のための改良し
たW a n gの8点1次元FCTアルゴリズムを示
す図、 第9図は第7図の高速コサイン変換回路における各演算
器への演算処理パターンの割り当てを示す図、 第10図は本発明の2次元逆コサイン変換装置のための
8点1次元の高速逆コサイン変換回路の1実施例を示す
図、 3 4 第11図は第10図の高速逆コサイン変換回路のための
改良したW a n gの8点1次元IFCTアルゴリ
ズムを示す図、 第12図は第10図の高速逆コサイン変換回路における
各演算器への演算処理パターンの割り当てを示す図、 第13図は本発明の2次元コサイン変換装置のための8
点1次元の高速コサイン変換回路の第2実施例を示す図
、 第14図は2次元データの圧縮と復号の原理説明図、 第15図は従来のChenの8点1次元FCTアルゴリ
ズムを示す図、 第16図は従来のChenの8点1次元IFCTアルゴ
リズムを示す図、 第17図は乗算回数低減のためのバタフライ演算の変形
を示す図、 第18図は従来のW a n gの8点1次元FCTア
ルゴリズムを示す図、 第19図は従来のW a n gの8点1次元rFcT
アルゴリズムを示す図である。 MPY1〜3・・・3個の乗算器 ADD1〜7・・・7個の加算器 xo−xl−FCTの入力データ
Claims (6)
- (1)N×Nの2次元データに対し、その行方向と列方
向にN点1次元の高速コサイン変換を独立に施して2次
元の離散コサイン変換を行った後、量子化することによ
りデータ圧縮するようにした2次元データの圧縮方式に
おいて、 前記N点1次元の高速コサイン変換アルゴリズムの所定
の位置のバタフライ演算についてその出力値が√(2)
倍となるように乗算係数を線形変換するとともに、量子
化テーブルの値を2m倍(m:線形変換の回数)にした
こと を特徴とする2次元データの圧縮方式。 - (2)N×Nの2次元コサイン変換データに対し、逆量
子化を行った後、その行方向と列方向にN点1次元の高
速逆コサイン変換を独立に施すことにより2次元の離散
逆コサイン変換を行い、元の2次元データを復号するよ
うにした2次元データの復号方式において、 前記N点1次元の高速逆コサイン変換アルゴリズムの所
定の位置のバタフライ演算についてその出力値が√(2
)倍となるように乗算係数を線形変換するとともに、逆
量子化テーブルの値を1/2^m倍(m:線形変換の回
数)にしたことを特徴とする2次元データの復号方式。 - (3)8×8の2次元データを1ブロックとし、該2次
元データの行(列)方向に8点1次元の高速コサイン変
換を施した後、該変換データの列(行)方向に8点1次
元の高速コサイン変換を施すことにより2次元の離散コ
サイン変換を行うようにした装置において、 行方向と列方向用の2つの8点1次元の高速コサイン変
換回路を備え、 各高速コサイン変換回路は3個の乗算器と7個の加算器
からなり、12回の乗算と28回の加算からなる8点1
次元の高速コサイン変換アルゴリズムを処理の流れに沿
った3つの乗算処理パターンと7つの加算処理パターン
に分け、それぞれの処理パターンを前記乗算器と加算器
に1対1に割り当てて演算することにより4クロックを
1周期として8点1次元の高速コサイン変換をパイプラ
イン処理するようにしたことを特徴とする2次元コサイ
ン変換装置。 - (4)請求項(3)記載の2次元コサイン変換装置にお
いて、 行方向と列方向共用の8点1次元の高速コサイン変換回
路を1つだけ備え、行方向と列方向の8点1次元のコサ
イン変換を4クロックを周期として交互に行うようにし
たこと を特徴とする2次元コサイン変換装置。 - (5)8×8の2次元コサイン変換データを1ブロック
とし、該2次元コサイン変換データの行(列)方向に8
点1次元の高速逆コサイン変換を施した後、該逆変換デ
ータの列(行)方向に8点1次元の高速逆コサイン変換
を施すことにより2次元の離散逆コサイン変換を行うよ
うにした装置において、 行方向と列方向用の2つの8点1次元の高速逆コサイン
変換回路を備え、 各高速逆コサイン変換回路は3個の乗算器と7個の加算
器からなり、12回の乗算と28回の加算からなる8点
1次元の高速逆コサイン変換アルゴリズムを処理の流れ
に沿った3つの乗算処理パターンと7つの加算処理パタ
ーンに分け、それぞれの処理パターンを前記乗算器と加
算器に1対1に割り当てて演算することにより4クロッ
クを1周期として8点1次元の高速逆コサイン変換をパ
イプライン処理するようにしたこと を特徴とする2次元逆コサイン変換装置。 - (6)請求項(5)記載の2次元逆コサイン変換装置に
おいて、 行方向と列方向共用の8点1次元の高速逆コサイン変換
回路を1つだけ備え、行方向と列方向の8点1次元の逆
コサイン変換を4クロックを周期として交互に行うよう
にしたこと を特徴とする2次元逆コサイン変換装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-269127 | 1989-10-18 | ||
JP26912789 | 1989-10-18 | ||
JP2-43710 | 1990-02-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03273714A true JPH03273714A (ja) | 1991-12-04 |
Family
ID=17468065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2211587A Pending JPH03273714A (ja) | 1989-10-18 | 1990-08-13 | コサイン変換を利用した2次元データの圧縮と復合方式並びにこれらに用いる変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03273714A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06217287A (ja) * | 1992-08-26 | 1994-08-05 | Kokusai Denshin Denwa Co Ltd <Kdd> | 多値画像圧縮符号の復号方法および装置 |
-
1990
- 1990-08-13 JP JP2211587A patent/JPH03273714A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06217287A (ja) * | 1992-08-26 | 1994-08-05 | Kokusai Denshin Denwa Co Ltd <Kdd> | 多値画像圧縮符号の復号方法および装置 |
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