JPH03273714A - コサイン変換を利用した２次元データの圧縮と復合方式並びにこれらに用いる変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コサイン変換を利用した２次元データの圧縮
と復号方式並びにこれらに用いる変換装置に関する。

〔従来の技術〕

直交変換符号は、ディジタル信号処理分野においてデー
タ圧縮用に広く利用されている。なかでも、離散コサイ
ン変換（ＤＣＴ）は低周波領域にスペクトルパワーが集
中することから、音声信号や画像圧縮処理などでよく利
用されている。

一般に、Ｎ点の１次元ＤＣＴは次式で定義される。

（ｋ＝０．Ｌ・・・、Ｎ−１） （１） また、この逆コサイン変換（ＩＤＣＴ）は次式で定義さ
れる。

（ｎ　−０＋　１　＋・・・、Ｎ−１）（２） 但し、ｃ（ｋ）　＝１／ＦＴ（ｋ＝ｏ）ｃ（ｋ）＝１　
　　　　（ｋ≠０） 上式から明らかなように、ＤＣＴとＩＤＣＴは積和演算
により実行できる。

ところで、現在、自然静止画像のデータ圧縮方式の国際
標準化が進められているが、８Ｘ８画素を１ブロックと
する２次元ＤＣＴが採用されることがほぼ確実である。

一般に、このような２次元ＤＣＴを実現するための計算
方法としては、次の３種類が挙げられる。

（ａ）　　多項式計算を行と列方向に独立に行う。

（ロ）　１次元ＤＣＴを行と列方向に独立に行う。

（Ｃ）２次元ＤＣＴを１ブロック毎に行う。

（ａ）の方法は積和演算の繰り返しにより計算できるの
で、ＤＳＰ　（ディジタル・シグナル・プロセッサ）な
どを用いた計算には適しているが、演算量が多いため高
速処理に向いていない。また、（Ｃ）の方法は演算量は
少ないが計算方法が複雑で制御が難しく、実際にハード
ウェア化を行った例は見られない。したがって、−船釣
に（ｂ）の方法が採用されている。

第１４図に前記（ｂ）の方法を用いた２次元データの圧
縮とその復号の原理を示す。

データ圧縮の場合、入力してきた２次元データをＮ×Ｎ
の所定の大きさのブロック（例えば８×８画素）に分割
し、第１の１次元ＤＣＴ回路３１においてブロックの行
（列）方向に１次元ＤＣＴを行い、その結果を転置メモ
リ３２に格納する。

次いで、転置メモリ３２からデータを読み出し、第２の
１次元ＤＣＴ回路３３において列（行）方向にＩ次元Ｄ
ＣＴを行う。そして、この行方向と列方向の独立した２
回の１次元コサイン変換によって得られた２次元コサイ
ン変換データを量子化回路３４において量子化すること
により受信側へ伝送し、あるいは所定の記録媒体に記録
する。なお、前記（１）式における係数２／Ｎは２次元
では（２／Ｎ）２となるが、Ｎは２のべき乗に選ばれる
ため、その計算は単純なビット・シフトで行うことがで
きる。

復号は、前記符号化と逆の処理を行えばよい。

すなわち、逆量子化回路３５で逆量子化した後、第１の
１次元ＩＤＣＴ回路３６で列（行）方向に１次元ＩＤＣ
Ｔを行い、その結果を転置メモリ３７に格納する。次い
で、転置メモリ３７からデータを読み出し、第２の１次
元ＩＤＣＴ回路３８において行（列）方向に１次元ＩＤ
ＣＴを行い、２次元データを復号する。

上述したように、２次元のコサイン変換（逆コサイン変
換）は２次元データの行方向と列方向に１次元ＤＣＴ　
（Ｉ　ＤＣＴ）をそれぞれ独立に施すことにより実現す
ることができる。しかし、例えば１ブロックが８×８の
２次元データの場合を例に採ると、８×８のｌブロック
当たり１０２４回の乗算と８９６回の加算が必要となる
。したがって、例えば、１１画面５１２Ｘ５１２画素サ
イズの画像データを２次元コサイン変換すると、約４２
０万回（−１０２４Ｘ（５１２／８）　Ｘ（５１２／８
）　）の乗算が必要になり、計算に膨大な時間を要する
。

そこで、演算の高速化を図るため、第１４図の１次元Ｄ
ＣＴ回路３１，３３及び１次元ＩＤＣＴ回路３６．３８
としては、回路ブロック内に括弧書きして示したように
、高速コサイン変換（ＦＣＴ）と高速逆コサイン変換（
ＩＦＣＴ）をそれぞれ用いるのが普通である。

この高速演算のためのＦＣＴとＩＦＣＴについては、従
来より種々の演算アルゴリズムが提案されている。−例
として、第１５図及び第１６図にＣｈｅｎの８点１次元
ＦＣＴとＩＦＣＴのアルゴリズムを、また、第１８図及
び第１９図にＷａｎｇの８点１次元ＦＣＴとＩＦＣＴの
アルゴリズムをそれぞれ示す。これらのアルゴリズムに
おいて、黒丸は加算演算を表し、白丸は何ら演算を行わ
ない。また、各線上に記入した数値はバタフライ演算に
おける乗算係数を表し、ｃＴπはｃｏｓ（ｒπ）の略記
、Ｓγπは５ｉｎ（ｒπ）の略記である。

第１５図及び第１６図のＣｈｅｎのアルゴリズムの場合
、１６回の乗算と２６回の加算により８点ＤＣＴとＩＤ
ＣＴをそれぞれ実現できる。また、第１８図及び第１９
図のＷ　ａ　ｎ　ｇのアルゴリズムの場合、２０回の乗
算と２６回の加算により８点ＤＣＴとＩＤＣＴをそれぞ
れ実現できる。

さらに、バタフライ演算回路を第１７図（ａ）から第１
７図（ｂ）のように変形すると、４回の乗算と２回の加
算からなるバタフライ演算を３回の乗算と４回の加算で
行うことができ、演算に最も時間のかかる乗算を１つ減
らすことができる。この第１７図の変形を適用すれば、
例えば第１５図及び第１６図のＣｈｅｎのアルゴリズム
は１３回の乗算と２９回の加算でそれぞれ実現できるよ
うになる。

したがって、この変形したアルゴリズムを用いた場合、
１ブロック８×８画素の２次元データの２次元ＤＣＴと
２次元ＩＤＣＴをそれぞれ２０８回の実数乗算と４６５
回の加算で実現することができ、前述した（１）式によ
る単純な積和演算による処０ 理の場合に比べて乗算回数をそれぞれ約１１５に低減す
ることができ、データの圧縮と復号処理をより高速化す
ることができる。

〔発明が解決しようとする課題〕

前記したところから明らかなように、２次元データの圧
縮と復号方式においてその処理速度をより高速化するに
は、演算に最も時間のかかる乗算演算の回数をできるだ
け少なくするように工夫する必要がある。

本発明は上記要請に基づきなされたもので、その目的と
するところは、２次元データのコサイン変換と逆コサイ
ン変換における１次元ＦＣＴと１次元ＩＦＣＴの乗算回
数を低減し、処理速度を更に高速化することのできる２
次元データの圧縮方式とその復号方式、並びにこれらに
用いる２次元コサイン変換装置と逆コサイン装置を提供
することである。

〔課題を解決するための手段〕

本発明の圧縮方式は、Ｎ×Ｎの２次元データに対し、そ
の行方向と列方向にＮ点１次元の高速コサイン変換を独
立に施して２次元の離散コサイン変換を行った後、量子
化することによりデータ圧縮するようにした２次元デー
タの圧縮方式において、前記Ｎ点１次元の高速コサイン
変換アルゴリズムの所定の位置のバタフライ演算につい
てその出力値が１７倍となるように乗算係数を線形変換
するとともに、量子化テーブルの値を２ｍ倍（ｍ：線形
変換の回数）にしたものである。

また、本発明の復号方式は、Ｎ×Ｎの２次元コサイン変
換データに対し、逆量子化を行った後、その行方向と列
方向にＮ点１次元の高速逆コサイン変換を独立に施すこ
とにより２次元の離散逆コサイン変換を行い、元の２次
元データを復号するようにした２次元データの復号方式
において、前記Ｎ点１次元の高速逆コサイン変換アルゴ
リズムの所定の位置のバタフライ演算についてその出力
値が１１倍となるように乗算係数を線形変換する１ ２ とともに、逆量子化テーブルの値を１７２ｍ倍（ｍ：線
形変換の回数）にしたものである。

さらに、本発明の２次元コサイン変換装置は、８×８の
２次元データを１ブロックとし、該２次元データの行（
列）方向に８点１次元の高速コサイン変換を施した後、
該変換データの列（行）方向に８点１次元の高速コサイ
ン変換を施すことにより２次元の離散コサイン変換を行
うようにした装置において、行方向と列方向用の２つの
８点１次元の高速コサイン変換回路を備え、各高速コサ
イン変換回路は３個の乗算器と７個の加算器からなり、
１２回の乗算と２８回の加算からなる８点１次元の高速
コサイン変換アルゴリズムを処理の流れに沿った３つの
乗算処理パターンと７つの加算処理パターンに分け、そ
れぞれの処理パターンを前記乗算器と加算器に１対１に
割り当てて演算することにより４クロックを１周期とし
て８点１次元の高速コサイン変換をパイプライン処理す
るようにしたものである。

なお、前記２つの高速コサイン変換回路に代えて、行方
向と列方向共用の１つの高速コサイン変換回路を設け、
行方向と列方向の８点１次元のコサイン変換を４クロッ
クを周期として交互に行うようにすることもできる。

また、本発明の２次元逆コサイン変換装置は、８×８の
２次元コサイン変換データを１ブロックとし、該２次元
コサイン変換データの行（列）方向に８点１次元の高速
逆コサイン変換を施した後、該逆変換データの列（行）
方向に８点１次元の高速逆コサイン変換を施すことによ
り２次元の離散逆コサイン変換を行うようにした装置に
おいて、行方向と列方向用の２つの８点１次元の高速逆
コサイン変換回路を備え、各高速逆コサイン変換回路は
３個の乗算器と７個の加算器からなり、１２回の乗算と
２８回の加算からなる８点１次元の高速逆コサイン変換
アルゴリズムを処理の流れに沿った３つの乗算処理パタ
ーンと７つの加算処理パターンに分け、それぞれの処理
パターンを前記乗算器と加算器に１対ｌに割り当てて演
算することによ／Ｊ４クロックを１周期として８点１次
元の高３ ４ 速逆コサイン変換をパイプライン処理するようにしたも
のである。

なお、前記２つの高速逆コサイン変換回路に代えて、行
方向と列方向共用の１つの高速逆コサイン変換回路を設
け、行方向と列方向の８点１次元の逆コサイン変換を４
クロックを周期として交互に行うようにすることもでき
る。

〔作　用〕

第１４図の２次元データの圧縮と復号の原理から明らか
なように、データの圧縮と復号の処理途中において取り
扱う各データの数値が本来の値と違っていても、最終的
に、量子化回路３４から出力される圧縮データ及び１次
元ＴＤＣＴ回路３８から出力される復号データの値がそ
れぞれ正しい値となるならばシステムとして何ら問題は
ない。

本発明は、この点に着目してなされたもので、１次元Ｆ
ＣＴと１次元ＩＦＣＴの乗算回数を低減し、データの圧
縮と復号の処理速度を更に高速化したものである。

まず、本発明における２次元データの圧縮方式と復号方
式の原理について説明する。

前述した１次元ＦＣＴと１次元ＩＦＣＴにおけるバタフ
ライ演算は、基本的に、第１図（ａ）及び第２図（ａ）
に示す如き２種類の演算パターンに分類することができ
る。第１図（ａ）のバタフライ演算中、乗算係数Ｃπ／
４は１／７Ｔであるから、これを、／１倍すれば第１図
（ｂ）に示すように１となり、この部分における乗算計
算が不要となる。また、第２図（ａ）のバタフライ演算
の場合、乗算係数Ｓ（π／Ｍ）とＣ（π／Ｍ）をそれぞ
れ、／１−倍しても第２図（ｂ）に示すようにその値が
変わるだけであり、乗算回数自体には何ら変化がない。

したがって、バタフライ演算の乗算係数を１７倍した第
１図（ｂ）及び第２図（ｂ）のバタフライ演算回路を用
いて１次元ＦＣＴ（ＩＦＣＴ）を行うようにすれば、こ
れによって乗算回数を２回減らすことができ、この乗算
回数を減らした分だけ１次元ＦＣＴ　（Ｉ　ＦＣＴ）に
おける演算時間を短縮し、処理速度の高速化を図ること
ができる。

５ ６ ところで、上記のようしてバタフライ演算の所定の乗算
係数を√（２）倍することにより１次元ＦＣＴ（ＩＦＣ
Ｔ）を行うと、乗算回数が減る代わりに、行と列方向に
変換を行った後の２次元ＦＣＴ（ＩＦＣＴ）の出力値が
それぞれ本来の値の２倍（−−ｒ’；ｆ　ｘ　、／Ｔ）
になってしまう。そこで、これを解消するには、データ
圧縮の場合、第１４図の量子化回路３４における量子化
用テーブルの値を予め２倍しておけば、この２倍された
テーブル値で前゛記２倍された２次元ＦＣＴの出力値が
割られて量子化されるため、量子化後の最終的な出力値
は１倍となり、本来の正しいデータ圧縮値を得ることが
できる。

一方、復号の場合、第１４図の逆量子化回路３５におけ
る逆量子化用テーブルの値を予め１／２倍しておけば、
この１７２倍されたテーブル値が受信データに掛けられ
て逆量子化されるため、逆量子化後の値は元の値の１／
２倍となる。そして、この１７２倍された逆量子化値は
後段の１次元■ＦＣＴ回路３６．３８における２回のＩ
ＦＣＴによって２倍されるので、最終的に得られる２次
元データの値は１倍となり、本来の正しいデータ圧縮値
を得ることができる。

上記説明は、１ブロック８×８個の２次元データの場合
を例に採って述べたが、これを拡張したｌブロックＮ×
Ｎ側の２次元データの場合には、Ｎ点１次元ＦＣＴとＩ
ＦＣＴ及びその時の量子化と逆量子化のテーブル値をそ
れぞれ次のように設定すればよい。

（ａ）　　Ｎ点１次元ＦＣＴの所定のバタフライ演算に
ついてその出力値が１７倍となるようにその乗算係数を
線形変換する。

（ｂ）　　Ｎ点１次元ＩＦＣＴの所定のバタフライ演算
についてその出力値が、／７倍となるようにその乗算係
数を線形変換する。

（Ｃ）　　上記（ａ）に対応し、量子化用テーブルの値
を２ｍ倍（ｍ：線形変換の回数）する。

（ｄ）　　上記（ｂ）に対応し、逆量子化用テーブルの
値を１／２’倍（ｍ：線形変換の回数−）する。

また、本発明の２次元高速コサイン変換装置と２７ ８ 次元高速逆コサイン変換装置は、前記本発明の２次元デ
ータの圧縮方式と復号方式を利用して８点１次元のＦＣ
ＴとＩＦＣＴをそれぞれ１２回の乗算と２８回の加算に
より行うようにするとともに、これら１２回の乗算と２
８回の加算を３つの乗算処理パターンと７つの加算処理
パターンに分け、さらに、この３つの乗算処理パターン
と７つの加算処理パターンを３個の乗算器と７個の加算
器に１対１に割り当てて並列に演算処理することにより
、８点１次元のＦＣＴ及びＩＦＣＴにおけるすべての演
算が休止期間を生しることなしにパイプライン処理する
ようにしたものである。これにより、高速処理を実現す
ることができる。

ところで、上記のように３つの乗算処理パターンと７つ
の加算処理パターンに分けて３個の乗算器と７個の加算
器により４クロックを１周期としてパイプライン処理す
るように構成した場合、１回のＦＣＴ及びＩＦＣＴ毎に
８個のデータワードを入力する必要から、入力データク
ロックを演算クロックの２倍に設定した場合に最も効率
のよいパイプライン処理を行うことができる。しかし、
集積回路の技術革新の過程においては、ＲＡＭのような
メモリの性能向上と乗算器のような演算ロジックの性能
向上のスピードとは必ずしも一致しておらず、データの
人力サイクルタイムと演算回路の演算時間の比が一定に
なるとは限らない。このため、人力データクロツタを演
算クロックの２倍にすることができない場合もあり、パ
イプライン処理を行うようにしたにも拘らず、所期の演
算速度を達成できない場合もあり得る。

例えば、演算クロック２０ＭＨｚに対して人力データク
ロックも同じ２０ＭＨｚ、すなわち演算クロックと人力
データクロンクの周波数比が１対１の場合、８個のデー
タワードの人力に８クロックを要するが、演算回路は４
クロックを周期として演算を終了するので、演算回路は
８クロックのうちの４クロックは休んだ状態となり、前
記した８点１次元の高速コサイン変換回路及び高速逆コ
サイン変換回路におけるそれぞれの演算回路の使用効率
は半分になってしまう。

９ ０ そこで、本発明はさらに工夫を加え、演算クロックと人
力データクロックの比が１対１の場合でもシステム全体
としての処理速度が低下することのないようにするため
、８点１時限の高速コサイン変換回路及び高速逆コサイ
ン変換回路のそれぞれにおいて４クロック毎に行方向と
列方向の演算処理を交互に行うようにした。これにより
、演算処理に休止期間を生じることなく、１個の８点１
次元の高速コサイン変換回路及び高速逆コサイン変換回
路を用いてそれぞれ２次元コサイン変換と２次元逆コサ
イン変換を高速に実現することができる。

〔実施例〕

以下、本発明の実施例につき図面を参照して説明する。

第３図及び第４図は本発明の圧縮方式と復号方式のため
のＣｈｅｎの８点１次元ＦＣＴとＩＦＣＴの第１の実施
例を示す。

第３図のＦＣＴの場合、図中の第１ステツプで入力デー
タの上位４ポイント（ＸＯ〜ｘ３）の乗算係数が√（２
）倍され、また図中の第１ステツプで下位４ポイント（
ｘ４〜ｘ７）の乗算係数がｆｆ倍されている。この結果
、１次元ＦＣＴの出力データＸ０−Ｘ７は元の値の√（
２）倍となる。したがって、この第３図のＦＣＴアルゴ
リズムを用いて行と列方向のそれぞれに１次元ＦＣＴを
行えばよい。

第４図のＩＦＣＴの場合、図中の第１ステツプで入力デ
ータの上位４ポイント（ＸＯ−Ｘ６）の乗算係数が、／
１倍され、また図中の第１ステツプで下位４ポイン）　
（Ｘｉ−Ｘ７）の乗算係数が９７倍されている。この結
果、１次元ＩＦＣＴの出力データＸＯ〜Ｘ７は元の値の
√（２）倍となる。したがって、この第４図のＩＦＣＴ
アルゴリズムを用いて行と列方向のそれぞれに１次元Ｉ
ＦＣＴを行えばよい。

第５図及び第６図に本発明の圧縮方式と復号方式のため
のＣｈｅｎの８点１次元ＦＣＴとＩＦＣＴの第２の実施
例を示す。

１ ２ 第５図のＦＣＴの場合、図中の第■ステップで入力デー
タの上位４ポイント（ｘｏ〜ｘ３）の乗算係数が√（２
）倍され、また図中の第■ステップで下位４ポイン）（
ｘ４〜ｘ７）の乗算係数が１７倍されている。この結果
、１次元ＦＣＴの出力データＸＯ〜Ｘ７は元の値の１１
倍となる。

第６図のＩＦＣＴの場合、図中の第■ステップで人力デ
ータの上位４ポイント（ＸＯ−Ｘ６）の乗算係数が１７
倍され、また図中の第■ステップで下位４ポイント（Ｘ
１〜Ｘ７）の乗算係数が１１倍されている。この結果、
ＩＦＣＴの出力値たる出力データＸＯ〜Ｘ７は元の値の
１７倍となる。

上記した第３図〜第６図の各アルゴリズムによれば、８
点１次元ＦＣＴ及び８点１次元ＩＦＣＴをそれぞれ１４
回の乗算と２６回の加算で実行することができる、さら
に、これに第１７図の変形を加えれば、１１回の乗算と
２９回の加算とすることができる。

上記実施例は、いずれもＣｈｅｎのアルゴリズムによる
ものであるが、第１８図及び第１９図のＷ　ａ　ｎ　ｇ
のアルゴリズムについても同様に適用することができ、
Ｗ　ａ　ｎ　ｇの８点１次元ＦＣＴ及び８点１次元ＩＦ
ＣＴをそれぞれ１４回の乗算と２６回の加算で実行する
ことができる。さらに、これに第１７図の変形を加える
ことにより、１１回の乗算と２９回の加算とすることが
できる。

第７図に、本発明の２次元コサイン変換装置のための８
点１次元の高速コサイン変換回路の第１の実施例を示す
。２次元コサイン変換装置は、この第７図の８点１次元
の高速コザイン変換回路を行方向用と列方向用に２つ用
意することにより実現される。

この第７図の高速コサイン変換回路は、本発明の圧縮方
式を適用して得られた第８図に示す改良したＷａｎｇの
８点１次元ＦＣＴアルゴリズムに基づいて構成されてお
り、３個の乗算器と７個の加算器を用いて８点１次元Ｆ
ＣＴをパイプライン処理するようにしたものである。図
中、符号ＭＰＹ１〜３は乗算器、ＡＤＤ１〜７は加算器
、３１〜１３は人力データ選択用のセレクタ、ＩｎＯ〜
３ ４ ７　、Ｂ１〜８　、Ｃ１〜８　、Ｄ１〜１０．Ｅｌ〜２
、Ｆｌ〜６およびＣ１〜６はそれぞれデータラッチ用の
レジスタである。なお、Ｗ　ａ　ｎ　ｇのアルゴリズム
は本発明方式を適用することにより１１回の乗算と２９
回の加算で８点１次元のＦＣＴを実行できるが、第８図
のＦＣＴアルゴリズムは、パイプライン処理を行うため
にステップＩＩＩ、ＩＶのＤ３〜Ｄ６およびＥｌ、Ｅ２
部分のデータフローを工夫し、１２回の乗算と２８回の
加算で８点１次元ＦＣＴを行うようにしている。

第８図中、英文字＋数字の各記号（例：　ＩｎＯ、Ｂｌ
、Ｃ１など）は第７図中の同一記号のレジスタに対応し
ており、各レジスタには第８図中の対応する記号位置の
演算結果がそれぞれラッチされるものである。また、前
記各記号の後に添えられたカッコ付き数字（例：　Ｂ　
１　（４）　、　Ｃ１（５）・・・の（４）、（５）な
ど）は、ＦＣＴの演算開始の最初から数えて何りロック
目で当該記号位置の演算が行われるかを示す。例えば、
＃１番目のクロック位置ではＢ　４　（１）　、　Ｂ　
５　（１）位置の加算が行われ、その結果がレジスタＢ
４とＢ５に格納される。＃２番目のクロック位置ではＢ
　３　（２）と８６　（２）位置の加算が行われ、その
結果がレジスタＢ３とＢ６に格納されることを示してい
る。

第７図中の各乗算器ＭＰＹ１〜３と加算器ＡＤＤ１〜７
は、定められた位置の演算を定められた順番に従って定
められた演算器で分担しながら並列に実行するために、
それぞれの演算器が分担して実行すべき演算処理パター
ンが予め割り当てられている。この演算パターンの割り
当ての例を第９図に示す。例えば、乗算器ＭＰＹＩの場
合、＃１のクロック位置でＦ４の乗算、＃２のクロック
位置でＢ３の乗算、＃３のクロック位置でＢ４の乗算、
＃４のクロック位置でＦ３の乗算をそれぞれ順次実行す
るように割り当てられている。また、加算器ＡＤＤＩの
場合、＃ｌのクロック位置でＢ４の加算、＃２のクロッ
ク位置でＢ３の乗算、＃３のクロック位置でＢ２の乗算
、＃４のクロック位置でＢｌの乗算をそれぞれ順次実行
するように割り当てられている。他の乗算器ＭＰＹ２〜
３及５ ６ び加算器ＡＤＤ２〜７についても同様である。

したがって、３個の乗算器ＭＰＹ１〜３には４つの位置
の乗算を１グループとする３個の乗算処理パターンのそ
れぞれが１対１に割り当てられ、また７個の加算器ＡＤ
Ｄ１〜７には４つの位置の加算（減算も含む）をｌグル
ープとする７個の加算処理パターンのそれぞれがｌ対１
に割り当てられることになる。この結果、すべての演算
は４クロックを周期として次々と実行されることになり
、８点１次元のＦＣＴ演算結果が４クロック毎に次々と
出力されることになる。

各乗算器ＭＰＹ１〜３及び加算器ＡＤＤ１〜７における
演算処理は、それぞれの演算器の前に配Ｗ　Ｌ　ター１
！レクタＳ１〜１３を制御することにより人力データを
切り換え選択し、必要なデータ同士の乗算あるいは加算
を行う。例えば、−例として、Ｂ　４　（１）位置の加
算処理について説明すれば、セレクタＳ１はレジスタＩ
ｎ３の人力データＸ３を選択し、またセレクタＳ２はレ
ジスタＩｎ４の人力データＸ４を選択する。そして、加
算器ＡＤＤＩニオいて（ｘ３＋ｘ４）の加算処理を行い
、その加算結果をレジスタＢ４に格納する。

なお、８点１次元のＦＣＴの場合、１回のＦＣＴ毎に８
個のデータワードを入力する必要があるため、前記１周
期４クロックの間に第７図の高速コサイン変換回路に対
して８個のデータワードを人力する必要がある。したが
って、第７図の高速コサイン変換回路の場合、人力デー
タクロックは演算クロックの２倍にしなければならない
。例えば、第７図の高速コサイン変換回路の演算クロッ
クが２０Ｍ、Ｈｚとすると、入力データクロックは４０
ＭＨｚとする必要がある。

第１０図に、本発明の２次元逆コサイン変換装置のため
の８点１次元の高速逆コサイン変換回路の１実施例を示
す。２次元逆コサイン変換装置は、この第１０図の８点
１次元の高速逆コサイン変換回路を行方向用と列方向用
に２つ用意することにより実現される。

この第１０図の高速逆コサイン変換回路は、本発明の復
号方式を適用して得られた第１１図に示７ ８ す改良したＷ　ａ　ｎ　ｇの８点１次元ＩＦＣＴアルゴ
リズムに基づいて構威されており、３個の乗算器ＭＰＹ
１〜３と７個の加算器ＡＤＤＩ〜７のそれぞれに第１２
図に示す演算処理パターンをそれぞれ割り当て、前記し
た第７図の回路と同様に４クロックを１周期としてパイ
プライン処理するようにしたものである。なお、第１０
図〜第１２図における各符号及び記号は、前述した第７
図〜第９図と同様である。第１０図の高速逆コサイン変
換回路の場合も、第７図の高速コサイン変換回路と同様
に、４クロックを１周期として１２回の乗算と２８回の
加算で８点Ｉ次元ｒＦｃＴを実現している。

ところで、前記した第７図の高速コサイン変換回路と第
１０図の高速逆コサイン変換回路の場合、４クロックを
１周期としてパイプライン処理しているため、最も効率
のよい処理を行うには、前述したように、入力データク
ロックは演算クロックの２倍にする必要がある。しかし
、使用する転置メモリのサイクルタイムによっては人力
データクロックを演算クロックと同じ周波数にするしか
ない場合も生しる。このような場合には、前述したよう
に演算回路は８クロックのうちの４クロック分遊んだ状
態となり、第７図の高速コサイン変換回路及び第１０図
の高速逆コサイン変換回路における演算回路の使用効率
は本来のバイブライン処理時の半分になってしまう。そ
こで、このように人力データクロックと演算クロックの
比がＩ対ｌとなるような場合でも、システム全体として
高速処理できるようにした８点Ｉ次元の高速コサイン変
換回路の例を第１３図に示す。

この第１３図の高速コサイン変換回路は、第７図の高速
コサイン変換回路において、更に新たな８個のデータラ
ッチ用のレジスタＩｎを付加することにより２つのレジ
スタ群Ａ、Ｂを構威し、方のレジスタ群Ａを行方向ＦＣ
Ｔ用のデータラッチレジスタとするとともに、他方のレ
ジスタ群Ｂを列方向ＦＣＴ用のデータラッチレジスタと
して用いるようにしたものである。そして、一方のレジ
スタ群Ａに行方向のデータワードを、また他方９ ０ のレジスタ群Ｂに列方向のデータワードをそれぞれ取り
込み、前半の４クロックで行方向の８点１次元コサイン
変換を実行し、後半の４クロックで列方向の８点１次元
コサイン変換を実行するようにしたものである。このよ
うに構成することにより、１つの高速コサイン変換回路
を用いながら、行方向と列方向の２次元コサイン変換を
４クロック毎に交互に行うことができ、演算回路を休止
させることなく２次元コサイン変換を高速に実行するこ
とができる。

なお、図示は略したが、第１０図の高速逆コサイン変換
回路の場合も、更に新たな８個のデータラッチ用のレジ
スタＩｎを付加し、一方のレジスタ群を行方向１ＦｃＴ
用のデータラッチレジスタとするとともに、他方のレジ
スタ群を列方向ＩＦＣＴ用のデータラッチレジスタとす
ることにより、第１３図の場合と同様に、１つの高速逆
コサイン変換回路を用いながら、行方向と列方向の２次
元逆コサイン変換を４クロック毎に交互に行うことがで
き、演算回路を休止させることなく２次元逆コサイン変
換を高速に実行することができる。

〔発明の効果〕

以上述べたところから明らかなように、請求項（１）記
載の圧縮方式及び請求項（２）記載の復号方式によると
きは、高速コサイン変換及び高速逆コサイン変換におけ
る所定のバタフライ演算回路の乗算係数を１にすること
ができ、その分だけ乗算回数を減らして２次元データの
データ圧縮と復号の速度をより高速化することができる
。

また、請求項（３）記載の２次元コサイン変換装置及び
請求項（４）記載の２次元逆コサイン変換装置によると
きは、３個の乗算器と７個の加算器を用いて８点１次元
ＦＣＴ及び８点１次元ＩＦＣＴをそれぞれ実現できるた
め、小型で高速な変換装置を提供することができる。ま
た、すべての演算器が休止期間を生しることなくパイプ
ライン動作するようにしているので、演算回路の利用効
率を高めて高速処理を行うことができる。

さらに、請求項（５）記載の２次元コサイン変換装置１ ２ 置及び請求項（６）記載の２次元逆コサイン変換装置に
よるときは、８点１次元ＦＣＴ及び８点１次元ＩＦＣＴ
のそれぞれにおける行方向と列方向の演算処理をそれぞ
れただ１つの高速コサイン変換回路及び高速逆コサイン
変換回路を用いて交互に行うようにしたので、入力デー
タクロックと演算クロックの比が１対１となるような場
合でも、各演算回路を休止させることなく高速処理する
ことができるとともに、２次元コサイン変換装置及び２
次元逆コサイン変換装置をより小型化することができる
。

【図面の簡単な説明】

第１図及び第２図は本発明方式のバタフライ演算におけ
る演算パターンの乗算係数の線形変換の原理を示す図、 第３図は本発明の圧縮方式のためのＣｈｅｎの８点１次
元ＦＣＴアルゴリズムの第１実施例を示す図、 第４図は本発明の復号方式のためのＣｈｅｎの８点１次
元ＩＦＣＴアルゴリズムの第１実施例を示す図、 第５図は本発明の圧縮方式のためのＣｈｅｎの８点１次
元ＦＣＴアルゴリズムの第２実施例を示す図、 第６図は本発明の復号方式のためのＣｈｅｎの８点１次
元ＩＦＣＴアルゴリズムの第２実施例を示す図、 第７図は本発明の２次元コサイン変換装置のための８点
１次元の高速コサイン変換回路の第１実施例を示す図、 第８図は第７図の高速コサイン変換回路のための改良し
たＷ　ａ　ｎ　ｇの８点１次元ＦＣＴアルゴリズムを示
す図、 第９図は第７図の高速コサイン変換回路における各演算
器への演算処理パターンの割り当てを示す図、 第１０図は本発明の２次元逆コサイン変換装置のための
８点１次元の高速逆コサイン変換回路の１実施例を示す
図、 ３ ４ 第１１図は第１０図の高速逆コサイン変換回路のための
改良したＷ　ａ　ｎ　ｇの８点１次元ＩＦＣＴアルゴリ
ズムを示す図、 第１２図は第１０図の高速逆コサイン変換回路における
各演算器への演算処理パターンの割り当てを示す図、 第１３図は本発明の２次元コサイン変換装置のための８
点１次元の高速コサイン変換回路の第２実施例を示す図
、 第１４図は２次元データの圧縮と復号の原理説明図、 第１５図は従来のＣｈｅｎの８点１次元ＦＣＴアルゴリ
ズムを示す図、 第１６図は従来のＣｈｅｎの８点１次元ＩＦＣＴアルゴ
リズムを示す図、 第１７図は乗算回数低減のためのバタフライ演算の変形
を示す図、 第１８図は従来のＷ　ａ　ｎ　ｇの８点１次元ＦＣＴア
ルゴリズムを示す図、 第１９図は従来のＷ　ａ　ｎ　ｇの８点１次元ｒＦｃＴ
アルゴリズムを示す図である。 ＭＰＹ１〜３・・・３個の乗算器 ＡＤＤ１〜７・・・７個の加算器 ｘｏ−ｘｌ−ＦＣＴの入力データ

Claims (6)

【特許請求の範囲】
1. （１）Ｎ×Ｎの２次元データに対し、その行方向と列方
   向にＮ点１次元の高速コサイン変換を独立に施して２次
   元の離散コサイン変換を行った後、量子化することによ
   りデータ圧縮するようにした２次元データの圧縮方式に
   おいて、 前記Ｎ点１次元の高速コサイン変換アルゴリズムの所定
   の位置のバタフライ演算についてその出力値が√（２）
   倍となるように乗算係数を線形変換するとともに、量子
   化テーブルの値を２ｍ倍（ｍ：線形変換の回数）にした
   こと を特徴とする２次元データの圧縮方式。
2. （２）Ｎ×Ｎの２次元コサイン変換データに対し、逆量
   子化を行った後、その行方向と列方向にＮ点１次元の高
   速逆コサイン変換を独立に施すことにより２次元の離散
   逆コサイン変換を行い、元の２次元データを復号するよ
   うにした２次元データの復号方式において、 前記Ｎ点１次元の高速逆コサイン変換アルゴリズムの所
   定の位置のバタフライ演算についてその出力値が√（２
   ）倍となるように乗算係数を線形変換するとともに、逆
   量子化テーブルの値を１／２＾ｍ倍（ｍ：線形変換の回
   数）にしたことを特徴とする２次元データの復号方式。
3. （３）８×８の２次元データを１ブロックとし、該２次
   元データの行（列）方向に８点１次元の高速コサイン変
   換を施した後、該変換データの列（行）方向に８点１次
   元の高速コサイン変換を施すことにより２次元の離散コ
   サイン変換を行うようにした装置において、 行方向と列方向用の２つの８点１次元の高速コサイン変
   換回路を備え、 各高速コサイン変換回路は３個の乗算器と７個の加算器
   からなり、１２回の乗算と２８回の加算からなる８点１
   次元の高速コサイン変換アルゴリズムを処理の流れに沿
   った３つの乗算処理パターンと７つの加算処理パターン
   に分け、それぞれの処理パターンを前記乗算器と加算器
   に１対１に割り当てて演算することにより４クロックを
   １周期として８点１次元の高速コサイン変換をパイプラ
   イン処理するようにしたことを特徴とする２次元コサイ
   ン変換装置。
4. （４）請求項（３）記載の２次元コサイン変換装置にお
   いて、 行方向と列方向共用の８点１次元の高速コサイン変換回
   路を１つだけ備え、行方向と列方向の８点１次元のコサ
   イン変換を４クロックを周期として交互に行うようにし
   たこと を特徴とする２次元コサイン変換装置。
5. （５）８×８の２次元コサイン変換データを１ブロック
   とし、該２次元コサイン変換データの行（列）方向に８
   点１次元の高速逆コサイン変換を施した後、該逆変換デ
   ータの列（行）方向に８点１次元の高速逆コサイン変換
   を施すことにより２次元の離散逆コサイン変換を行うよ
   うにした装置において、 行方向と列方向用の２つの８点１次元の高速逆コサイン
   変換回路を備え、 各高速逆コサイン変換回路は３個の乗算器と７個の加算
   器からなり、１２回の乗算と２８回の加算からなる８点
   １次元の高速逆コサイン変換アルゴリズムを処理の流れ
   に沿った３つの乗算処理パターンと７つの加算処理パタ
   ーンに分け、それぞれの処理パターンを前記乗算器と加
   算器に１対１に割り当てて演算することにより４クロッ
   クを１周期として８点１次元の高速逆コサイン変換をパ
   イプライン処理するようにしたこと を特徴とする２次元逆コサイン変換装置。
6. （６）請求項（５）記載の２次元逆コサイン変換装置に
   おいて、 行方向と列方向共用の８点１次元の高速逆コサイン変換
   回路を１つだけ備え、行方向と列方向の８点１次元の逆
   コサイン変換を４クロックを周期として交互に行うよう
   にしたこと を特徴とする２次元逆コサイン変換装置。