JPH03268539A

JPH03268539A - Ａｔｍ通話路におけるｖｃｉ変換方式

Info

Publication number: JPH03268539A
Application number: JP2066841A
Authority: JP
Inventors: Shichiro Hayami; 七郎早見; Yuji Kato; 祐司加藤; Edamasu Kamoi; 鴨井　條益; Toshio Shimoe; 敏夫下江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-19
Filing date: 1990-03-19
Publication date: 1991-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕ＡＴＭ通話路においてセルのヘッダに付加された■Ｃ■
を変換するためのＡＴＭ通話路におけるＶＣＩ変換方式
に関し、情報フィールド遅延用のバッファを必要とせず、ハード
規模の縮小化を可能とすることを目的とし、セルをセル
待ち合わせ用バッファを介して交換するＡＴＭ通話路に
おいて、到着したセルのヘッダを一時蓄積するヘッダ蓄
積手段と、該蓄積手段に蓄積されたヘッダのバーチャル
チャネル識別子を予め設定された対応関係に基づいて新
バーチャルチャネル識別子に変換し、蓄積手段上で新ヘ
ッダを設定し直すＶＣＩ変換手段と、ＶＣＩ変換手段で
の動作と並行して、到着したセルの情報フィ−ルドをセ
ル待ち合わせ用バッファの所定位置に書き込み、その後
、蓄積手段上に設定された新ヘッダをセル待ち合わせ用
バッファの所定位置に書き込むバッファ書き込み制御手
段と、を有するように構成する。

〔産業上の利用分野〕

本発明は、ＡＴＭ通話路においてセルのヘッダに付加さ
れたＶＣＩを変換するためのＡＴＭ通話路における■Ｃ
■変換方式に関する。

〔従来の技術〕

近年、通信網において、加入者当たり１５０）ｌｌｂρ
Ｓ（メガ・ビット／秒）から６００Ｍｂｐｓのパイプを
提供し、高品質な動画情報を含むマルチメディア通信を
効率よく実現する広帯域ｌ５ＤＮへの要求が高まってい
る。ＣＣＩＴＴでは、広帯域ｌ５ＤＮの実現技術として
、Ａ　Ｔ　Ｍ　（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎ
ｓｆｅｒ　Ｍｏｄｅ）伝送方式が、１９９２年の勧告に
向けて検討が進められている。

ＡＴＭ伝送方式では、通信情報は例えば数十へイトの固
定長の塊（以下、セルと呼ぶ）の単位で伝送される。こ
のセルには受信側加入者に関する情報等を格納したヘッ
ダが付加されており、ＡＴＭ交換機はこのヘッダを用い
てハードウェアによって高速に受信側までのセル交換／
伝送を行う。

この場合、上記ヘッダには、各スイッチングノード（交
換機）間の論理的なリンク毎に定義されるＶ　ＣＩ　（
Ｖｉｒｔｕａｌ　Ｃｈａｎｎｅｌ　Ｉｄｅｎｔｉｆｉｅ
ｒ）と呼ばれる識別子が付加される。そして、各スイッ
チングノードにおいて、セルのヘッダに付加されたＶＣ
Ｉが判別されて必要なスイッチング動作が行われると共
に、次のスイッチングノードとの間のリンクに対応する
ＶＣＩに変換されてセルに付加される。

第６図に、ＶＣＩ変換方式の従来例を示す。

入力したセル６０９のうち情報フィールド６１０（ヘッ
ダ以外のデータ部分）は、特には図示しないセレクタに
よって選択的にレジスタ６０１に保持される。

また、セル６０９のうちへフダ６１１は、特には図示し
ないセレクタによって選択的にレジスタ６０２に保持さ
れる。そして、このヘッダ６１１からＶＣＩ６１２が取
り出され、アドレス信号としてＶＣＩテーブルメモリ６
０３に入力し、同メモリがアクセスされる。ＶＣＩテー
ブルメモリ６０３には、呼設定時に予め、入力したセル
６０９が転送されてきたリンクのＶＣＩが、出力側のど
のリンクのＶＣＩに対応するかがテーブルとして保持さ
れている。従って、ＶＣＩテーブルメモリ６０３からは
、出力側のリンクに対応する新■Ｃｌ６１３が出力され
る。この新ＶＣＩ６１３は、レジスタ６０４において、
レジスタ６０２からの他のヘッダ情報と共に結合され、
新ヘッダ６１４として出力される。

セレクタ６０５は、上記新ヘッダ６１４及びレジスタ６
０１に保持されている情報フィールド６１０を順次選択
してＲＡＭで構成されるバッファ６０８に書き込む。こ
の場合に、セレクタ制御部６０６が、特には図示しない
コントローラからのライトフレーム信号ｅ、並びに、セ
ル６０９が有効であることを示すライトイネーブル信号
Ｗπｍに基づいて、セレクタ６０５における新ヘッダ６
１４の選択タイミングと情報フィールド６１０の選択タ
イミングを制御する。

バッファ６０８は、セル６０９が非同期で網内に多重さ
れるため、セル到着の揺らぎや偏りを吸収するためのバ
ッファである。セレクタ６０５から入力するセル情報は
、バッファ書き込み制御部（ＷＣＴＬ）６０７からのラ
イトイネーブル信号ｆｆｌがアクティブの期間、同じ＜
、ＷＣＴＬ６０７からのライトアドレス信号ＷＡＤＲに
従って、バッファ６０８内の対応するアドレスに書き込
まれる。このようにして保持されたセル情報は、特には
図示しない読み出し部によって出力側に読み出される。

〔発明が解決しようとする課題〕上述の如く、入力したセル６０９に付加されているヘッ
ダ６１１のＶＣＩ６１２を新ＶＣＩ６１３に変換するた
めには、ＶＣＩテーブルメモリ６０３をアクセスする分
だけの時間が必要となる。

そして、前述の従来例では、変換後の新ヘッダ６１４及
び情報フィールド６１０をその順でバッファ６０８に書
き込むために、上記ＶＣＩテーブルメモリ６０３のアク
セス時間分情報フィールド６１０を遅延させるためのレ
ジスタ６０１が必要となる。

このため、ＶＣＩ変換用の回路部分のハード規模が増大
してしまうという問題点を有している。

本発明は、情報フィールド遅延用のバッファを必要とせ
ず、ハード規模の縮小化を可能とすることを目的とする
。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。本発明は、セル
をセル待ち合わせ用バッファ１０１を介して交換するＡ
ＴＭ通話路を前提とする。

まず、　到着したセル１０５のヘッダ１０６を一時蓄積
するヘッダ蓄積手段１０２を有する。

次に、蓄積手段１０２に蓄積されたヘッダ１０６のバー
チャルチャネル識別子（Ｖｉｒｔｕａｌ　Ｃｈａｎｎｅ
ｌＩｄｅｎｔｉｆｉｅｒ：ＶＣＩ）　　Ｉ　Ｑ　７を予
め設定された対応関係に基づいて新バーチャルチャネル
識別子１０８に変換し、蓄積手段１０２上で新ヘッダ１
０９を設定し直すＶＣＩ変換手段１０３を有する。同手
段は、例えば、呼設定時に予め、入力したセルが転送さ
れてきたリンクのハーチセルチャネルｉ別子が、出力側
のどのリンクのバーチャルチャネル識別子に対応するか
をテーブルとして保持したメモリであり、入力側のパー
チセルチャネル識別子１０７をアドレスとしてアクセス
されることにより、出力側のリンクに対応する新バーチ
ャルチャネル識別子１０８が出力される。

そして、ＶＣＩ変換手段１０３での動作と並行して、到
着したセル１０５の情報フィールド１１０をセル待ち合
わせ用バッファ１０１の所定位置に書き込み、その後、
蓄積手段１０２上に設定された新ヘッダ１０９をセル待
ち合わせ用バッファ１０１の所定位置に書き込むバッフ
ァ書き込み制御手段１０４を有する。同手段は、例えば
情報フィールド１１０の入力タイミングでそれを選択し
、その後に新ヘッダ１０９を選択するセレクタと、情報
フィールド１１０及び新ヘッダ１０９の各入力タイミン
グ毎に対応するライトアドレス信号及びライトイネーブ
ル信号等をセル待ち合わせ用バッファ１０１に出力する
アドレスカウンタ等から構成される。

以上の構成において、特には図示していないが、当然の
ことながら、セル待ち合わせ用バッファ１０１に保持さ
れたセルを読み出すための、読み出し制御手段も一般的
な構成として実現される。

〔作　　　用〕セル１０５が入力すると、ヘッダ１０６はヘッダ蓄積手
段１０２に蓄積され、続いて人力する情報フィールド１
１０は、バッファ書き込み制御手段１０４によってセル
待ち合わせ用バッファ１０１にそのまま入力し、各セル
の情報フィールドの領域に書き込まれる。この場合のア
ドレスは、バッファ書き込み制御手段１０４からライト
アドレス信号として供給される。

そして、情報フィールド、１１０のセル待ち合わセ用バ
ッファ１０１への書き込みが終了した後に続けて、ヘッ
ダ蓄積手段１０２がらの新ヘッダ１０９がバッファ書き
込み制御手段１０４によってセル待ち合わせ用バッファ
１０１に人力し、各セルのヘッダの領域に書き込まれる
。この場合のアドレスも、バッファ書き込み制御手段１
０４からライトアドレス信号として供給される。

以上のような動作により、■ＣＩ変換手段１゜３がアク
セスされている間に、情報フィールド１１Ｏを先にセル
待ち合わせ用バッファ１０１に書き込んでしまうことが
でき、情報フィールド１１０を待ち合わせるためのバッ
ファ（レジスタ）が必要なくなる。これにより、ハード
規模を縮小することが可能となる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例にっき説明す
る。

第２図は、本発明によるＶＣＩ変換装置の実施例の構成
図である。

入力したセル２０８のうち情報フィールド２０９は、バ
ッファ書き込み制御部（ＷＣＴＬ）２０５からのセレク
ト信号Ｈ３ＥＬに従って動作するセレクタ２０４を介し
て、遅延することなくバッファ２０６に書き込まれる。

このとき、ＷＣＴＬ２０５からバッファ２０６には、ア
クティブのライトイネーブル信号Ｗ丁及び情報フィール
ド用のライトアドレス信号ＷＡＤＲ（後述する）が供給
される。

一方、レジスタ２０１と２０３及びＶＣＩテーブルメモ
リ２０２は、第６図の従来例の場合と全く同様の動作を
する。すなわち、セル２０８のうちヘッダ２１０は、特
には図示しないセレクタによって選択的にレジスタ２０
１に保持された後、ＶＣｌ２１１が取り出され、アドレ
ス信号としてＶＣＩテーブルメモリ２０２に入力し、同
メモリがアクセスされる。そして、ＶＣＩテーブルメモ
リ２０２からは、出力側のリンクに対応する新■Ｃｌ２
１２が出力される。この新ＶＣｌ２１２は、レジスタ２
０３において、レジスタ２０１からの他のヘッダ情報と
共に結合され、新ヘッダ２１３として出力される。

上述の如く出力される新ヘッダ２１３は、情報フィール
ド２０９がバッファ２０６に書き込まれた後に、ＷＣＴ
Ｌ２０５からのセレクト信号Ｈ３ＥＬに従って動作する
セレクタ２０４を介して、バッファ２０６に書き込まれ
る。このとき、ＷＣＴＬ２０５からバッファ２０６には
、アクティブのライトイネーブル信号Ｗ■及びヘッダ用
のライトアドレス信号ＷＡＤＲ（後述する）が供給され
る。

このとき、ＷＣＴＬ２０５は、特には図示しないコント
ローラから入力するライトフレーム信号Ｗ丁丁Ｖ、及び
ライトイネーブル信肩］Ｗｒ玉”Ｂに従って動作する。

ＷＣＴＬ２０５の構成及び動作については、後述する。

バッファ２０６に保持されたセル情報は、特には図示し
ないコントローラからのリードフレーム信号ｎに従って
動作するバッファ読み出し制御部（ＲＣＴＬ）２０７か
らのり一ドイネープル信号■がアクティブの期間に、リ
ードアドレス信号ＲＡＤＲに従って読み出され、新セル
２１４として出力される。

上述の構成において、バッファ６０Ｂに格納されるセル
情報のメモリマツプを第３回に示す。同図の如く、ポイ
ンタ（後述する）の値によって指示される各領域毎に１
個づつのセルが格納され、更に、各セルは、ヘッダ、情
報フィールドの順に格納される。

第２図の本発明の実施例においては、まず、セル２０８
が入力すると、ヘッダ２１０はレジスタ２０１に保持さ
れ、続いて入力する情報フィールド２０９は、セレクタ
２０４を介してバッファ２０６にそのまま入力し、第３
図の各セルの情報フィールドの領域に書き込まれる。こ
の場合のアドレス（ポインタを含む）は、ＷＣＴＬ２０
５からライトアドレス信号ＷＡＤＲとして供給される。

そして、情報フィールド２０９のバッファ２０６への書
き込みが終了した後に続けて、レジスタ２０３からの新
ヘッダ２１３がセレクタ２０４を介してバッファ２０６
に入力し、第３図の各セルのヘッダの領域に書き込まれ
る。この場合のアドレスも、ＷＣＴＬ２０５からライト
アドレス信号ＷＡＤＲとして供給される。

以上のような動作により、ＶＣＩテーブルメモリ２０２
がアクセスされている間に情報フィールド２０９を待ち
合わせるための第６図６０１の如きレジスタが必要なく
なり、ハード規模を縮小することが可能となる。

上述の動作を実現するための第２図のＷＣＴＬ２０５の
詳細な構成を第４図に示し、その動作タイミングチャー
トを第５図に示す。

始めに、第２図のセル２０８は、特には図示しないコン
トローラから検出されるライトフレーム信号Ｗ丁ＴＭ（
第５図（ａ）参照）に同期して入力する。また、そのセ
ル２０８が有効なセルであるか否かは、同じく上記コン
トローラで検出されるうライトイネーブル信号［がアク
ティブ（ローレベル）になることにより識別される（第
５図（ｂ）参照）。このライトフレーム信号ＷＦＲＭ及
びライトイネーブル信号ＷＥＮＢを用いて、第４図のＷ
ＣＴＬ２０５は以下のような動作を行う。なお、以下の
説明では、第２図のセル２０８は、３５バイトで構成さ
れ、そのうち先頭の４バイトがヘンダ、残りの３１バイ
トが情報フィールドであるとする。

まず、第２図のバッファ２０６へのライトアドレス信号
ＷＡＤＲは、アドレスカウンタ３１３で生成される。こ
のアドレスカウンタ３１３は、端子已に入力するＦ／Ｆ
３１２の正論理出力端子Ｑの出力がハイレベルの間、後
述するように０〜３４の間で繰り返し増加するアドレス
値を自身の正論理出力端子Ｑから出力する。

ここで、ノア回路３１０には、第５図のタイミングｔ、
からＬ２までクロックＣＬＫの１クロック分アクティブ
になるライトフレーム信号ｍをデイレイ３０１でクロッ
クＣＬＫの１クロック分遅延させた信号と、タイミング
ｔ２以後においてアクティブ（ローレベル）となるライ
トイネ−フル信号ｆが入力する。そして、Ｆ／Ｆ　３１
２は、端子Ｓに入力するノア回路３１０の出力によりセ
ットされる。これにより、Ｆ／Ｆ３１２の正論理出力端
子Ｑの出力は、第５図（ｄ）の如く、タイミングＬ３で
ハイレベルに立ち上がる。

上記タイミングＬ３以後、アドレスカウンタ３１３は、
計数可能状態となる。アドレスカウンタ３１３（予め外
部から端子ＣＬＲに人力するりセット信号−ｍによって
クリアされている）では、端子１１ｆｆｉに入力するデ
イレイ３０１からの信号が、第５図（Ｃ）の如くタイミ
ングＬ２とり、の間でアクティブ（ローレベル）となる
ことにより、端子りに入力する論理値０Ｈ（Ｈは１６進
数を表す）を内部に取り込み、この論理値によってカウ
ンタ値を初期設定する。アドレスカウンタ３１３の正論
理出力端子Ｑからの出力は、端子ＣＰに入力するクロッ
クＣＬＫに同期して、第５図（ｅ）の如くタイミングｔ
、以後、順次カウントアツプしてゆく。

一方、第２図のセレクタ２０４を制御するセレクト信号
Ｈ３ＥＬは、Ｆ／Ｆ３１６の正論理出力端子Ｑから出力
され、このセレクト信号Ｈ３ＥＬがローレベルのときは
セレクタ２０４において情報フィールド２０９が選択さ
れ、ハイレベルのときは新ヘッダ２１３が選択される。

今、アンド回路３１４は、前述のデイレイ３０１の出力
及びＦ／Ｆ３１２の出力により、第５図のｔ２とＬ３の
間でハイレベルとなり、これがＦ／Ｆ３１６のセント端
子Ｓに入力することにより、Ｆ／Ｆ　３１６の出力は第
５図（濁の如くタイミングｔ、以後ハイレベルとなる。

そして、アドレスカウンタ３１５の出力が値を３を示す
と、Ｆ／Ｆ　３１６のリセント端子Ｒに入力するデコー
ダ３１５の出力がハイレベルとなり、Ｆ／Ｆ３１６の出
力は第５図（□□□の如くタイミングＬ４以後ローレベ
ルに戻る。従って、タイミンクＬ４以後はセレクタ２０
４において情報フィールド２０９が選択される。

また、第２図のバッファ２０６への書き込み許可を示す
ライトイネーブル信号Ｗ丁は、ライトイネーブル信号［
を５段のデイレイ３０５．３０６．３０７．３０８及び
３１９によって５クロック分遅延させた信号として得ら
れる。従って、第２図のバッファ２０６は、第５図げ）
の如く、タイミング上４以後にアクティブ（ローレベル
）となって書き込み可能状態となる。

以上に示される動作により、第５図のタイミング上４以
後、第２図において入力したセル２０８の情報フィール
ド２０９が、セレクタ２０４を介して順次バッファ２０
６に書き込まれてゆく。

ここで、ライトアドレス信号ＷＡＤＲの一部である第３
図の各セル領域を指定するためのポインタ３１２は、ポ
インタカウンタ３２０の正論理出力端子Ｑからの出力と
して得られるが、同出力は、終了信号ＷＥＮＤによって
アドレスカウンタ３１３の出力が値３を示すタイミング
で順次カウントアツプされる。すなわち、ノア回路３１
７に、ライトフレーム信号ｅをデイレイ３０１〜３０４
で４クロック分遅延させた信号とライトイネーブル信号
ＷＥＮＢをデイレイ３０５〜３０８で４クロック分遅延
させた信号が入力され、その出力が更にデイレイ３１８
で遅延されることにより、第５図（５）の如き終了信号
ＷＥＮＤが生成される。

そして、これがポインタカウンタ３２０の端子Ｅににカ
ウントイネーブル信号として入力し、ポインタカウンタ
３２０が端子ＣＰに入力するクロックＣＬＫに基づいて
カウントアツプすることにより、第５図（ｉ）の如（タ
イミングＬ４、Ｌｌ等においてポインタ３２０が順次イ
ンクリメントされる。第５図（ｉ）の例では、タイミン
グＬ４以後はポインタ３２１の値はｎとなる。

また、第２図のバッファ２０６に対して指定されるライ
トアドレス信号ＷＡＤＲの一部である情報フィールドの
各バイトデータを格納するためのアドレスは、第５図（
ｅ）の如く、タイミング上４以後に値４から順次インク
リメントされるアドレスカウンタ３１３の出力として得
られる。

以上のようにしてアドレスカウンタ３１３の出力が順次
増加してゆき、その出力値が３４になると、端子ＬＤに
人力するデイレイ３０１からの信号が、第５図（Ｃ）の
如くタイミングｔ、とＬ７の間でアクティブ（ローレベ
ル）となる。これにより、アドレスカウンタ３１３は、
端子りに入力する論理値ＯＨを内部に取り込み、この論
理値によってカウンタ値を初期設定する。従って、同カ
ウンタの出力値は、第５図（ｅ）の如く、タイミングヒ
フ以後は０に戻り、それ以後、１．２．３．４、・・・
と増加してゆく。

また、アンド回路３１４は、前述のデイレイ３０１の出
力及びＦ／Ｆ　３１２の出力により、第５図のＬ６とｔ
７の間でハイレベルとなり、これがＦ／Ｆ３１６のセッ
ト端子Ｓに入力することにより、Ｆ／Ｆ　３１６の出力
は第５図（釦の如くタイミングＬｌ以後ハイレベルとな
る。

以上の動作により、第５図のタイミングヒフ以後、第２
図においてレジスタ６０４に保持された新へンダ６１４
が、セレクタ２０４を介して順次バッファ２０６に書き
込まれてゆく。

この場合のライトアドレス信号ＷＡＤＲの一部であるア
ドレスカウンタ３１３の出力は、前述の如く値０から始
まるため、バッファ２０６においてはポインタ３２１で
指示された第３図のヘッダ領域に適切に書き込みが行わ
れる。

アドレスカウンタ３１５の出力が値３を示すと、前述の
如く、Ｆ／Ｆ３１６のリセット端子Ｒに入力するデコー
ダ３１５の出力がハイレベルとなり、Ｆ／Ｆ３１６の出
力は第５図（粉の如くタイミングも、以後ローレベルに
戻る。また、第５図（ｂ）のｔ６においてローレベルか
らハイレベルに戻るライトイネーブル信号ｆのエツジが
、デイレイ３０９（一方は負論理出力）及びアンド回路
３１１によって、５クロンク後のタイミングｔ８とり、
の間のハイレベルのパルスとして検出され、このパルス
がＦ／Ｆ　３１２の端子Ｒに入力することにより同Ｆ／
Ｆがリセットされる。従って、アドレスカウンタ３１３
の端子已に入力するイネーブル信号は、第５図げ）の如
くタイミングＬ９においてインアクティブに戻り、アド
レスカウンタ３１３でのカウント動作が停止する。また
、第５図（ｂ）のｔ６においてローレベルからハイレベ
ルに戻るライトイネ−フル信号ＷＥＮＢのエツジが、デ
イレイ３０５．３０６．３０７．３０８及び３１９によ
って遅延され、これにより４クロツク後のタイミングｔ
９において、ライトイネーブル信号Ｗ丁がインアクティ
ブに戻って、バッファ２０６への書き込みが終了する。

〔発明の効果］本発明によれば、ＶＣＩ変換手段がアクセスされている
間に、情報フィールドを先にセル待ち合わせ用バッファ
に書き込んでしまうことが可能となり、情報フィールド
を待ち合わせるためのバッファ（レジスタ）が必要な（
なる。

これにより、ハード規模を縮小することが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図は、本発明によるＶＣＩ変換装置の実施例の構成
図、第３図は、パフファメモリマンプを示した図、第４図は
、バッファ書き込み制御部（ＷＣＴＬ）の構成図、第５図（ａ）〜（ｉ）は、バッファ書き込み制御部（Ｗ
ＣＴＬ）の動作タイミングチャート、第６図は、従来例の構成図である。１０１・・・セル待ち合わせ用バッファ、１０２・・・
ヘッダ蓄積手段、１０３・・・ＶＣＩ変換手段、１０４・・・バッファ書き込み制御手段、１０５・・・
セル、１０６・・・ヘッダ、１０７・・・バーチャルチャネル識別子、１０８・・・
新バーチャルチャネル識別子、１０９・・・新ヘッダ、１１０・・・情報フィールド。

Claims

【特許請求の範囲】セルをセル待ち合わせ用バッファ（１０１）を介して交
換するＡＴＭ通話路において、到着したセル（１０５）のヘッダ（１０６）を一時蓄積
するヘッダ蓄積手段（１０２）と、該蓄積手段に蓄積されたヘッダ（１０６）のバーチャル
チャネル識別子（１０７）を予め設定された対応関係に
基づいて新バーチャルチャネル識別子（１０８）に変換
し、前記蓄積手段（１０２）上で新ヘッダ（１０９）を
設定し直すＶＣＩ変換手段（１０３）と、該ＶＣＩ変換
手段での動作と並行して、前記到着したセル（１０５）
の情報フィールド（１１０）を前記セル待ち合わせ用バ
ッファ（１０１）の所定位置に書き込み、その後、前記
蓄積手段（１０２）上に設定された前記新ヘッダ（１０
９）を前記セル待ち合わせ用バッファ（１０１）の所定
位置に書き込むバッファ書き込み制御手段（１０４）と
、を有することを特徴とするＡＴＭ通話路におけるＶＣＩ
変換方式。