JPH03268063A - ディジタル記号列検索装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は記録媒体に書き込まれた文字列等の記号データ
の検索を行う装置に関するものであり、全文データベー
スを構築するための装置に関するものであム 従来の技術 従来記録媒体に書き込まれた文字列を検索するための手
法としては大別して２種類あり、第１は記録媒体からホ
ストコンピュータの主記憶の中に文字列を読みだしてき
て、計算機のホストコンピュータが一致検索を行う場合
であり、第２は専用の検索機械を設けてホストコンピュ
ータと記録媒体の間に配置する場合であ４ 第１の場合ではソフトウェアの実行速度が問題になり、
被検索文書が多い場合には実用的ではな（℃　第２の場
合にはハードウェア規模が問題となり、その意味で実用
的なものとすることが難しく℃第２の従来例としてはさ
らに外部２次記憶を有した専用マシンと機能ディスクと
いわれるクラスのものかあム　Ｄ、　り一著、安部憲広
訳　ｒＰＲＯＬＯＧデータベースシステム」、近代科学
社刊１６０頁及び１６１頁にこのようなＭＥＭＥＸマシ
ンが機能ディスクの例として掲載されていもこの機能デ
ィスクは一致検索機能を持っているがハードウェアは大
きなものとなってぃも発明が解決しようとする課題 従来のような機能ディスクにすべての処理をおこなわせ
ようとした場合には装置は大型化しＬ７かも専用機とな
って高価なものとなってしまう傾向があっ７’Ｑ＋　　
すなわち従来手法ではある程度高速な文字検索機能を小
さなのハードウェアで実現することができないと言う問
題点が存在してい九　本発明はこのような問題点に鑑へ
　目的とする文字列のうち機能ディスク内に単純な一致
検索回路によって一部の数文字の長さの文字情報の粗い
論理フィルタリングを行１．Ｘ、　　さらに目的とする
長い文字列であるかどうかを機能ディスク内のマイクロ
プロセッサのプログラムにて目的とする文字であるかど
うかの一致検索による論理フィルタリングをもう少し細
かいレベルで行しＸ、あるいはまた特定の長さの文書内
にどの程度の数の比較参照文字列が発見されたかあるい
は文書内で異なった文字列の論理和や論理積を取る等の
処理を行う。この結果をインターフェイスを介してホス
トコンピュ、−ターに送り、さらに詳細なチエツクを行
うようにすも　このようにデータの流れにそって順番に
データ量を減らしていくようにすることにより効率よ（
かつ高速に文字列検索実行し　ハードウェアの増加の非
常に少ない装置手段を提供することを目的とするもので
あａ 課題を解決するための手段 本発明で１．を上記課題を解決するための第１番目の手
段としてディジタル情報記録媒体に書き込まれたデータ
を読みだしてデータメモリーに蓄えホストコンピュータ
からインターフェイスを介して制御用マイクロプロセッ
サの管理するメモリに比較参照用の記号列及び検索手順
等を保持しておき、記号列一致検出回路に比較参照用の
記号列のうちの一部をセットしておき、蓄えたメモリ中
の被検索記号列となるデータをアクセスして記号列−・
致検出回路に供給すム　被検索記号列が比較参照用の記
号列の部分集合記号列と一致した時にはメモリからの被
検索記号列を供給している順序回路の動作を一旦中止し
てメモリのアドレスと部分集合記号列の一致発生を制御
用マイクロプロセッサに通知して比較参照用記号列と被
検索記号列の格納されているメモリのアドレスをレジス
タ等を読みだして知り、その近傍アドレスの前後データ
を読みだして比較参照記号列と真に一致しているかを制
御用マイクロコントローラのソフトウェアで一致演算を
行ってチエツクすも　もしこれが比較参照記号列と一致
していなかった場合メモリからの被検索記号列の供給中
止を解除して供給を再開し　もし一致していた場合はデ
ィジタル情報記録媒体における被検索記号列の一致位置
情報及び一致記号情報をを保持してホストコンピュータ
インターフェイスを通じてホストに伝達すも　あるいは
この時比較参照用の記号列を対象記号列中の予め定めた
論理関係のもとに含む被検索記号列そのものをホストイ
ンターフェイスを通じてホストコンピュータに転送して
ホストウェアで詳細な処理を行う。

上記の変形手段においては情報記録媒体から読みだした
データの誤り訂正を行Ｌ％　　誤り訂正のためのメモリ
データアクセス回路と記号列一致検出回路のメモリデー
タアクセス回路を時分割共用して処理することができ社 他の変形手段ではまた誤り検出訂正回路とメモリアクセ
ス回路をそれぞれ２系統設置九　メモリ中の被検索記号
列の誤り検出と訂正を第１系紘　第２系統の誤り検出訂
正回路の順番で行１．ｋ　　この後第２系統のメモリア
クセス回路を共用してメモリをアクセスして一致検索を
行うこともできも　また他の手段では誤り検出回路と訂
正回路とを分離することもできる。

また課題を解決するための第２の手段として、シンドロ
ーム生成回路におけるシンボル単位のレジスタ回路に比
較参照用記号を設定しておき、記号列検索時にはレジス
タにクロックを入力せず、シンドローム計算回路の帰還
加算部（排他論理和回路部）と零元検出部で一致演算を
行うものである。通常のシンドローム計算回路ではｎビ
ットシンボル単位にデータを扱（＼　αｋの係数を持つ
固定係数乗算器を使用してレジスタにクロックを入力し
て累積演算を行うが、この機構をそのまま利用して検索
を行うことができも 課題を解決するための第３の方法として、ディジタル情
報記録媒体に書き込まれたデータを復調して読みだし　
インタリーブしてメモリーに書き込んで一旦蓄え　メモ
リー回路に蓄えたデータをアクセスして読みだしてシン
ドロームを計算しこのシンドロームから誤りの位置と値
を計算してメモリーの中のデータを訂正すａ　この後デ
ータの一定入力毎に排他論理和を取った後に誤り検出を
行う別のＣＲＣＣのような誤り検出回路致　誤りを再チ
エツクし　同時にシンドローム回路の一°部を共用して
記号の一致を検出する記号列一致検出回路を構成して一
致と誤りの再確認を並行して行うようにすも　制御用マ
イクロプロセッサ（上検索記号がもし一致していた場合
、ディジタル情報記録媒体における被検索記号記号列の
一致位置情報及び一致記号情報を、少なくとも対象とす
る被検索記号列符号語が上記のＣＲＣＣのような誤り検
出回路にすべて投入されるまで一旦記憶して保持してお
き誤りが検出されなかったらインターフェイスを通じて
ホストコンピュータに伝達しあるいは比較参照用の記号
列を予め定めた論理関係のもとに含む被検索記号列その
ものをインターフェイスを通じてホストコンピュータに
転送を行うようにすム また別の変形手段として次のようなものが考えられも　
すなわちこのような記号列一致検出回路において英数字
を用いた場合アスキーコード体系というものが用いられ
るが、検索文字数を複数セットする替わりに８ビット入
力データの最上位ビットが０でかつ最上位から二番目の
ビットが１のとき（かな文字を含む英数字であることを
示す）、最上位から第３番目のビットがＯであってもｌ
であっても（大文字であっても子文字であっても）予め
定められた１かＯ論理に固定化する論理回路を設け、　
最上位ビットが０あるいはｌのどちらでも最上位から二
番目のビットが１のとき（かな文字を含まない英数字で
あることを示す）最上位から第３番目のビットがＯであ
ってもｌであっても予め定められた１かＯ論理に固定化
する論理回路を設けるようにすム　このときの条件はス
イッチを設けて選択できも 課題を解決するための第４の手段として、複数記号列一
致検出回路の一致出力出力信号にパイプラインレジスタ
を配置し　各々のパイプラインレジスタの段数を一つず
つ変えて、個々の記号一致を遅延させて結果としての記
号列一致を検出すムパイプラインレジスタには一致結果
だけを蓄えておき、記号単位の一致結果を遅延させて論
理積を取り記号列の一致を得も さらに上記の手段の変形として、複数の記号列一致検出
回路をｍ分割し　その各々の各第ｍ番目の分割の中でま
た一段ずつパイプラインレジスタの段数を変えて、ｍ個
の記号列一致を検出すもまた上記の変形手段として、記
号列一致検出回路に被検索記号列のｊ個の記号からなる
記号列を入力し　次に続く被検索記号列のに個の記号か
らなる記号列を入力しないようにして、記号列の一致結
果をパイプラインレジスタに格納し　再びｊ個の記号か
らなる記号列を入力していくという手順を繰り返すよう
にす＆ｊ個の記号からなる記号列を記号列一致検出回路
に入力し終わった時点毎番ヘ　　比較参照記号列との一
致をチエツクするとともにチエツク終了後直ちにパイプ
ラインレジスタに蓄えておいた記号列の一致結果をクリ
アすもこれらディジタル記号列検索装置の変形手段とし
てまた　ホストコンピュータに一致結果を伝達するとき
、予め制御用マイクロプロセッサに検索条件の組合せに
よって定まる特定の論理条件を設定しておき、被検索記
号列がその論理条件を満たすまでホストコンピュータに
通知しないようにすａまたさらに上記の変形手段として
、予め制御用マイクロプロセッサに検索条件の組合せに
よって定まる特定の論理条件を設定しておき、その条件
を満たした被検索記号列の一致位置情報あるいは一致記
号情報あるいは被検索記号列をメモリ内に蓄えておき、
メモリのある容量を越えるかタイマーによる一定時間毎
までホストコンピュータに通知しないようにすａ これらディジタル記号列検索装置の変形手段としてまた
　記号の組合せのうち発生頻度に関する情報を予めメモ
リやディジタル記録媒体記憶しておき、この情報をもと
にして記号列−数構出回路に設定する記号列の部分集合
を決定するようにすム 作用 本発明は前記した構成により、高速の媒体から読みださ
れたデータを小さなハードウェアである文字記号一致回
廠　すなわちこれは排他論理和の結果が０になることに
相当するのである低　この一致回路の出力結果をもとに
して数文字の文字記号列−数構出回路を構成すも　この
文字列一致回路では検索したい文字文字列の部分集合の
みを対象とす４　すなわち比較参照文字列が例えば英数
字８文字であったなら４文字を選び、４文字の文字列一
致が検出された時点でハードウェアの動作を停止して制
御マイクロプロセッサによってメモリ中の残りの４文字
を調べて比較参照文字列との一致を見も　この時一致し
ていたならばその被検索記号列の中における位置とどの
ような文字列が一致していたかの情報　あるいはある条
件を満たす比検索文字列（ファイル）そのものをホスト
コンピュータに通知すム　ホストコンピュータではこの
ように周辺装置側で収拾選択した情報をさらに詳細に分
析Ｌ　前後関係等を調べるようにできるのであも 実施例 以下本発明の一実施例を図面を参照しながら説明すも　
第１図においてｌはディジタル情報記録媒体であり内部
にアドレス発生回路を有する半導体メモリーであａ　ま
た２はメモリ回路であａまた３は制御用マイクロプロセ
ッサ（以下マイクロコントローラとする）であって内部
にＲＡＭメモリーを装備している。また４はホストコン
ピュータとのインターフェイスであるｓｃｓ　ｒであり
、５は記号列−数構出回路であム　６は順序制御回路　
また７はアドレス発生回路　８はメモリアドレスセレク
タであり、　９はメモリデータセレクタであり、　ｌＯ
はメモリＲ／Ｗ線のセレクタであムまた１１はホストコ
ンピュータ側のＳＣ８Ｉアダプタであム　クロック信号
及び制御信号は制御用マイクロプロセッサやレジスタ等
に供給されているが、ここでは図が複雑になるため省略
している。

以下第１図を用いて第１の実施例の動作の説明を行う。

ディジタル情報記録媒体１はマイクロコントローラ３の
コマンドにより、指定されたアドレスデータを発生する
とともにデータを読みだす。

読みだしたデータは２のメモリー回路に蓄えられも　こ
の時マイクロコントローラ３によってメモリアドレスセ
レクタ８、メモリＲ／Ｗ線１０のセレクタはそれぞれデ
ィジタル情報記録媒体］を選択するようにセットされ４
　マイクロコントローラ３の内部メモリにはには予めＳ
Ｃ８Ｉインターフェイス４を通じてホストから比較参照
用の記号列を検索対象とするファイルや手順アドレス等
を受け取ってデータとして蓄えておく。また同時に比較
参照用の記号列から短く記号列を分割（部分集合記号列
）して記号列−数構出回路５のレジスタにセットしてお
く。また記号列−数構出回路５は順序制御回路６　（シ
ーケンサ−）、アドレス発生回路７を内蔵していて、　
２のメモリ回路をアクセスして被検索記号列を読みだし
て来も　記号列−数構出回路５でメモリ２から読みだし
た被検索記号列が比較参照用記号列の部分集合記号列と
一致した時＆ミ　順序回路６はメモリ２からの被検索記
号列の供給を一旦中止して、メモリ２のアドレスと部分
記号列の一致発生をマイクロコントローラ３に通知する
。マイクロコントローラ３は部分記号列の一致が発生し
たと言う通知を受けた時点で、比較参照用記号列を内部
メモリから読みだし部分集合記号列が一致した前記被検
索記号列の格納されている前記メモリのアドレスを計算
し　アドレスセレクタ８及びメモリＲ／Ｗ線８をアクセ
スできるようにして、近傍アドレスのデータを読みだし
て比較参照記号列と全部一致しているかの一致演算を行
う。もし比較参照記号列と一致していなかった場合はメ
モリ２からの被検索記号列の供給中止を解除して供給を
再開し　もし一致していた場合はディジタル情報記録媒
体における被検索記号列の一致位置情報及び一致記号情
報を保持して５Ｃ３Ｉインターフエイス４を通じてホス
トコンピュータのホストアダプタ１１に伝達すもある検
索語とある検索語を同時に含む文書と言うような指定の
しかたができることも当然であり、その文書そのものを
インターフェイス４を通じてホストコンピュータに転送
することも可能であム次に別の実施例を示す。

第２図において１°は光デイスクドライブであり、　１
２はインクリーブ及びデインタリープ回路であ翫　また
１３はインタリーブ回路１２のアドレス発生部であ翫　
また１４は誤り検出訂正回路であり、　１５は誤り検出
訂正回路のアドレス発生回路部であム 以下第２図を用いて第２の実施例の動作の説明を行う。

光記録媒体から読みだされた被検索記号列はバースト誤
りを含むた数　通常誤り訂正符号と共にデータをインタ
リーブして書き込ａ　媒体から読みだした信号を復調し
てデインタリープしこれをメモリーに書き込んで一旦蓄
え　蓄えた被検索記号列に対し誤り検出訂正回路１４及
びアドレス発生回路部１５で再びメモリをアクセスして
読みだして、誤っているデータの誤り検出及び訂正を行
う。そしてその表　記号列−数構出回路５で第１の実施
例と同様に記号列の一致検索を行う。

次に別の一実施例を図面と共に説明すも第３図において
１４は第１の誤り検出訂正回路であり、　１５は第１の
誤り検出訂正回路のアドレス発生回路部であ、４　１６
は第２の誤り検出訂正回路であり、　１７は第２の誤り
検出訂正回路のアドレス発生回路部であ也 以下第３図を用いて第３の実施例の動作の説明を行う。

光記録媒体から読みだされた被検索記号列はバースト誤
りを含むた八　通常誤り訂正符号と共にデータをインタ
リーブして書き込ａ　媒体から読みだした信号を復調し
てデインタリープしこれをメモリーに書き込んで一旦蓄
え　蓄えた被検索記号列に対し第１の誤り検出訂正回路
１４及びアドレス発生回路１５で再びメモリをアクセス
して読みだして、誤っているデータの誤り検出及び訂正
を行う。このようにしてメモリ２のデータを訂正したそ
の後、また再び蓄えた被検索記号列に対し第２の誤り検
出訂正回路１６及びアドレス発生回路部１７で再びメモ
リをアクセスして読みだして、誤っているデータの誤り
検出及び訂正を行う。この後記号列一致検出回路５で第
２の実施例と同様に記号列の一致検索を行う。

次に別の一実施例を図面と共に説明すも第４図において
１４’　は第３の誤り検出訂正回路であり、ガロア体の
誤り訂正演算を行う。また１５°はガロア体の演算に際
してメモリをアクセスする第３のメモリアクセス回路で
あも　また１８は第１の誤り検出回路であるシンドロー
ム回路であ、Ｌ　　１９は第１の誤り検出回路のアドレ
ス発生回路部であ翫 以下第４図を用いて第４の実施例の動作の説明を行う。

光記録媒体から読みだされた被検索記号列はバースト誤
りを含むたべ　通常誤り訂正符号と共にデータをインタ
リーブして書き込ａ　媒体から読みだした信号を復調し
てデインタリープしこれをメモリーに書き込んで一旦蓄
え　蓄えた被検索記号列に対しシンドローム回路１８及
びアドレス発生回路１９で再びメモリをアクセスして読
みだして、誤っているデータの誤りを行う。そして得ら
れたシンドロームをメモリ２に再び書き込み、　第３の
誤り検出訂正回路１４°及びアドレス発生回路部１５°
でこのようにしてメモリ２のデータを訂正したその眞　
また再び蓄えた被検索記号列に対し第２の誤り検出訂正
回路１６及びアドレス発生回路部１７で再びメモリをア
クセスして読みだして、誤っているデータの誤り検出及
び訂正を行う。この後記号列一致検出回路５で第３の実
施例と同様に記号列の一致検索を行う。

次に別の一実施例を図面と共に説明すも第５図において
２０は８ビツト排他論理和回路であａ　また２１，２２
．２３．２４はそれぞれガロア体ＧＦ（２５６）上で定
義される固定係数ａｌ　ｌ、、０からｉ−３までの乗算
器であも　また２５は８ビツトセレクタ回路であり、　
２６は８ビツトＤタイプのフリップフロップによるレジ
スタ回路であａ　また２７は零検出回路で８入力のＮＯ
Ｒ回路であム 以下第５図を用いて第５の実施例の動作の説明を行う。

最初に外部の制御回路によって信号バス線２８を経由し
てセレクタ２５がｂを選択するように制御して各レジス
タ２６に比較参照用の記号がセットされるようにクロッ
クを入力す翫　この後２９の信号バス線にメモリから読
みだされた被検索記号列を入力しクロック入力は停止す
ム　各レジスタ２６の出力は被検索記号列と排他論理和
回路２０にて一致演算を行う。排他論理和回路２０の出
力はそれぞれＮＯＲ回路２７で一致がチエツクされ、Ｌ
　　ＮＯＲ回路のうちどのユニットがアクティブになっ
たとして耘　外部のマイクロコントローラには割り込み
をかけるようにすム　また誤り検出を行う場合には　各
２５のセレクタがａを選択するようにして、各２６のレ
ジスタにデータが入力される毎にクロックを入力すム　
符号語がすべて入力し終わったのちに零検出回路２７の
どれもがアクティブでなかったならば　誤りは検出され
なかったことになム 次に別の一実施例を図面と共に説明すム第６図において
２９は第１の誤り検出回路及びその回路を一部共用する
記号列一致検出回路である。また１６′は誤り検出のた
め０ＣＲＣＣ回路であム　また２８は１次元方向にイン
タリーブされたＩＳＯで定義されている符号語フォーマ
ットのデータ部の符号語位置毎の加算回路であム　また
１４’　は誤り検出訂正回路であり、ガロア体の誤り訂
正演算を行う。また１５′はガロア体の演算に際してメ
モリをアクセスするメモリアクセス回路であり、それぞ
れ誤りを訂正する手段を与え４７゛は上記の記号列一致
検出回路及びＣＲＣＣ回路及びシンドローム回路のメモ
リアクセスのためのアクセス回路であム 以下第６図を用いて第６の実施例の動作の説明を行う。

光デイスクドライブｌ°　に書き込まれたデータを復調
して読みだし　デインタリープ回路１２を経由してメモ
リー２に書き込んで一旦蓄え前記の読みだしたデータを
蓄えるところのメモリー回路と、前記メモリー回路に蓄
えたデータをアクセス回路７′で読みだし　このデータ
を受け取って第１の誤り検出回路を含む回路ブロック２
９でシンドロームを計算し誤り検出を行う。この第１の
誤り検出回路で計算されたシンドロームはいったんメモ
リ２に書き込み、　これをメモリアクセス回路１５′で
読みだし　誤り検出訂正回路１４でガロア体の誤り訂正
演算を行う。比較参照用の記号列および検索手順は第１
の実施例と同様に回路ブロック２９にセットし　シンド
ローム計算と誤り訂正手段１４°によって訂正の終了し
たデータをアクセス回路７°でアクセスしてメモリ２か
ら再び読みだし　アクセス回路７″からのデータを加算
回路２８を経由して誤り検出を行う。

この時同時にアクセス回路７′から受け取ったデータを
一致検索回路を含む回路ブロック２９に供給して予め設
定しておいた比較参照記号列と比較しメモリ２から読み
だした被検索記号列が比較参照用の記号列の部分集合記
号列と一致した時にメモリ２からの被検索記号列の供給
を一旦中止して前記メモリのアドレスと部分記号列の一
致発生を前記制御用マイクロプロセッサに通知すム　こ
の後比較参照記号列の一致演算は第１の実施例と同様に
行う。そして一致していた場合はディジタル情報記録媒
体における被検索記号記号列の一致位置情報及び一致記
号情報を少なくとも対象とする被検索記号列符号語が第
２の誤り検出回路１６′にすべて投入されるまで一旦記
憶して保持しておき誤りが検出されなかったらインター
フェイス４を通じてホストコンピュータに伝達すム　あ
るいは比較参照用の記号列を予め定めた論理関係のもと
に含む被検索記号列そのものをインターフェイス４を通
じてホストコンピュータに転送すム　この時もし第２の
誤り検出回路１６′で誤りが検出された場合には一致位
置情報及び一致記号情報を無効としてホストコンピュー
タには送らないようにするのであム　これは第２の誤り
検出回路１６′で行うのは万が−の場合であって誤りが
存在することはほとんどなく従って一致演算処理が無効
となることはほとんどないためであム 次に別の一実施例を図面と共に説明すも第７図ａは記号
列一致検出回路の部分を抜きだしたものであム　このう
ち３０の部分は７のアクセス回路から読みだしたデータ
を変換する論理回路であも　また第７図すは論理回路３
０を詳細に記述したものであ也　第７図すにおいて、　
３１は負論理の論理和回路であも　また３２は論理積回
路であａ　また３３は論理和回路であａ　また３４はス
イッチ回路であム 以下第７図ａ及び第７図すを用いて第７の実施例の動作
の説明を行う。記号列一致の演算を行う場へ　アクセス
回路７から読みだされた８ビツトのデータｄ７−ｄＯは
一旦論理回路３０を経由して一致回路５に入力されも　
もしｓｗＯに１を投入した場合、ｄ７が０でかつｄ６が
１の時は論理積回路３２の出力は１となり、ｄ５が１で
あっても０であっても論理和回路３３の出力はｌとなａ
またＳＷＯに０を投入した場合、論理積回路３２には常
に１が投入さｈ　　ｄ６が１の時はｄ７に無関係に論理
和回路３３の出力は１になａ　このような機能はｓｗｌ
でスイッチ３４を選択してやることによって無効にする
ことができも　このような論理回路３０を設けることに
よってアスキー文字体系において、多数の文字を比較参
照用にセットしなくとも良くなム 次に別の一実施例を図面と共に説明すも第８図において
３５は記号列−数構出回路であって第５の実施例におけ
る全体の回路系を想定していａ　また３６、３７、３８
、３９．４０、４１はそれぞれパイプラインレジスタで
あり、　１ビツトのＤタイプのフリップフロップ回路で
あ４また４２は４入力論理積回路であａ 以下第８図を用いて第８の実施例の動作の説明を行う。

記号列一致の為の第０番目から第３番目までの記号列−
数構出回路の一致出力がそれぞれ第５の実施例の回路系
３５から出力されており、０番目を除いて０から３まで
の段数だけ各々縦列接続された３組のパイプラインレジ
スタに接続されていも　すなわちそれぞれの組のＩｌｌ
　　１段から２比　１段から３段のパイプラインレジス
タの１段目の入力に各々第１番目から第３番目の記号列
−数構出回路の出力が接続され　第０番目の記号列−数
構出回路と各々の組の最後のパイプラインレジスタの出
力を論理積回路４２に入力して全部で４バイトの記号列
の一致を見ていも　なお図においてクロック入力や各シ
ンドローム出力等については省略してあも 次に別の一実施例を図面と共に説明すも第９図において
４３は２回路２−１セレクタであり、　４４は論理積回
路であも　以下第９図を用いて第９の実施例の動作の説
明を行う。この回路系は基本的には第８の実施例と基本
的に同一の構成となっていム　記号列−数構出回路を２
分割し第１番目の公印Ｌ　第２番目の分割を得も　第１
番目の分割においてζよ　第０１番目から第１１番目の
記号列−数構出回路として、最上部の記号列一致出力と
Ｄタイプフリップフロップ３６の出力を論理積回路４２
に入力すも　この時セレクタ４３が１を出力するように
選択してやれば論理積回路４２は２入力、の論理積回路
と同じになり、　２バイトの文字列の一致検出を行うこ
とにな翫　同様に８２に対応する記号列一致出力とＤタ
イプフリップフロップ３９の出力を論理積回路４４に入
力してやることにより、別の２バイトの文字列の一致検
出を行うことになａ 次に別の一実施例を図面と共に説明すも第１０図におい
て５°は記号列−数構出回路であり、第８の実施例とお
なしようにパイプラインレジスタにクリア端子を有して
いも　また６°は順序回路であり、　４バイト入力毎に
８バイト飛ばしたアドレスジャンプを行うような制御信
号を出力すム　７°はアクセス回路であり、メモリにア
クセスすべきアドレスを内部の加算回路計算すム以下第
１０図を用いて第１０の実施例の動作の説明を行う。記
号列−数構出回路５°に被検索記号列の４バイトの記号
からなる記号列を入力して、記号列の一致結果を第８の
実施例におけるパイプラインレジスタに格納し　次に続
く被検索記号列の８バイトの記号からなる記号列をアド
レスをジャンプして入力しないようにすム　以下同様に
して繰り返すと共番ミ　　記号列−数構出回路のパイプ
ラインレジスタに入力し終わった時点毎く　前記記号列
一致検出回路に設定してあった比較参照記号列と一致し
ているか判断して一致していなかった場合は前記バイブ
ラインレジスタに蓄えておいた記号列のクリア信号をア
クティブにして以上の動作を繰り返す。

次に別の一実施例を図面と共に説明ずもｉｌ１図はマイ
クロコントローラ３の制御プログラムである。図におい
て４５は記号列を見つけるプロセスであり中間結果はマ
イクロコントローラのレジスタに蓄えられていも　この
時文章中にＸＹＺとＡＢＣＤを必ず含む力＼　ＩＪＫを
含む場合には４６の判断プロセスと共に次のプロセスへ
移行するようにしていも　また４７はバッファにデータ
を蓄えるプロセスであも　また４８はメモリバッファに
記憶された結果データが予め設定したバッファからあふ
れそうかどうかをチエツクしまた４９は予め設定したタ
イマを越えたかどうかチエツクするものである。第１１
図では周辺装置側でインテリジェント処理を行うための
プログラム条件の例を示してい、５　４９のタイマー処
理以外にも強制タイマー割り込みもかけておくようにず
４ 次に別の一実施例を図面と共に説明ずも第１２図はホス
ト側のコンピュータのプログラムとマイクロコントロー
ラ３の制御プログラムによるフローチャートであａ　第
１２図において５０はホスト側のコンピュータの要求待
ち状態であり、キーボードから検索文字を受け取るのを
待ってい、Ｌ　　５１は記号列の部分文字列のう杖　最
も出現確率の低い２文字の組合せを予め英語について調
べであるテーブルから読み取るプロセスである。５２は
５１のプロセスで見つけた文字組合せと、検索文字列全
部をホストインターフェイスを介して、マイクロコント
ローラ３に送るプロセスであム　５３はマイクロコント
ローラ３がホストから受け取った２文字の組合せを５の
記号列検索回路にセットするプロセスであａ 発明の効果 本発明によれば　記録媒体に書き込まれた文字列等の記
号データの検索を行う装置をハードウェア量を非常に少
なく構成することができも　キーワード等を付与しな匹
　いわゆる全文データベースを構築する場合、高速に動
作しなければ意味がなＬ％　　本発明は効率よくかつ高
速に文字列検索実行し　ハードウェアの増加の非常に少
ない装置手段を提供する。

【図面の簡単な説明】

第１図は本発明における第１の方法によるディジタル記
号列検索装置の一実施例のブロックは第２図は本発明に
おける第２の方法によるディジタル記号列検索装置の一
実施例のブロック医　第３図は本発明における第３の方
法によるディジタル記号列検索装置の一実施例のブロッ
ク医　第４図は本発明における第４の方法によるディジ
タル記号列検索装置の一実施例のブロック医　第５図は
本発明における第５の方法によるディジタル記号列検索
装置の一実施例のブロックは　第６図は本発明における
第６の方法によるディジタル記号列検索装置の一実施例
のブロック医　第７図（ａ）は本発明における第７の方
法によるディジタル記号列検索装置の一実施例の全体ブ
ロックａ　　ｊＩＴ図（ｂ）は本発明における第７の方
法によるディジタル記号列検索装置の一実施例の詳細部
分ブロックは第８図は本発明における第８の方法にょる
ディジタル記号列検索装置の一実施例のブロックに　第
９図は本発明における第９の方法によるディジタル記号
列検索装置の一実施例のブロックは　第１０図は本発明
における第１０の方法によるディジタル記号列検索装置
の一実施例のブロック＠　第１１図は本発明における第
１１の方法にょるディジタル記号列検索装置の一実施例
の制御フローチャート、第１２図は本発明における第１
２の方法によるディジタル記号列検索装置の一実施例の
制御フローチャートであム ト・・・ディジタル情報記録媒体 ２・・・・メモリ回路 ３・・・・マイクロコントローラ ４・ｉ・・５Ｃ８Ｉインターフエイス ５・・・・記号列一致検出回路 ６・・・・順序制御回路 ７・・・・アドレス発生回路 ８・・・・メモリアドレスセレクタ ９・・・・メモリデータセレクタ

Claims (12)

【特許請求の範囲】
1. （１）ディジタル情報記録媒体と、前記ディジタル情報
   記録媒体に書き込まれたデータを正しく読みだす手段と
   、前記の読みだしたデータを蓄えるところのメモリー回
   路と、検索対象となる記号列あるいは比較参照用の記号
   列をデータとして蓄えた前記メモリ回路かあるいはまた
   検索対象となる記号列あるいは比較参照用の記号列をデ
   ータとして蓄えた前記とは別のメモリ回路を具備してア
   クセスする手段を有する制御用マイクロプロセッサと、
   ホストコンピュータとのインターフェイスを具備し前記
   の比較参照用の記号列および検索手順を前記の制御用マ
   イクロプロセッサに伝達する手段と、１組の記号列一致
   検出回路あるいは複数組の記号列一致検出回路と、前記
   の記号列一致検出回路に前記メモリ回路から読みだした
   比較参照用の記号列のデータの部分集合となる記号列を
   予め設定するとともに前記のメモリから読みだした被検
   索記号列を前記記号列一致検出回路にデータとして供給
   する手段と、前記記号列一致検出回路で前記のメモリか
   ら読みだした被検索記号列が比較参照用の記号列の部分
   集合記号列と一致した時に前記メモリからの前記被検索
   記号列の供給を一旦中止して前記メモリのアドレスと部
   分記号列の一致発生を前記制御用マイクロプロセッサに
   通知する手段を備え、前記制御用マイクロプロセッサは
   部分記号列の一致発生を知った時点で前記比較参照用記
   号列を前記メモリから読みだすと共に部分集合記号列が
   一致した前記被検索記号列の格納されている前記メモリ
   のアドレスを知ってその近傍アドレスのデータを読みだ
   して前記比較参照記号列と全部一致しているかを一致演
   算を行い、もし比較参照記号列と一致していなかった場
   合は前記のメモリからの被検索記号列の供給中止を解除
   して供給を再開し、もし一致していた場合は被検索記号
   列の一致位置情報及び一致記号情報をを保持して前記の
   インターフェイスを通じてホストコンピュータに伝達し
   あるいは前記の比較参照用の記号列を予め定めた論理関
   係のもとに含む被検索記号列そのものを前記のインター
   フェイスを通じてホストコンピュータに転送することを
   特徴とするディジタル記号列検索装置。
2. （２）ディジタル情報記録媒体に書き込まれたデータを
   正しく読みだす手段として、ディジタル情報記録媒体か
   ら読みだされた被検索記号列をデインタリープしてメモ
   リーに書き込んで一旦蓄え、蓄えた前記被検索記号列に
   対し再びメモリをアクセスして読みだし誤っているデー
   タの誤り検出及び訂正を行うメモリアクセス回路及び誤
   り検出訂正回路を設け、１組の記号列一致検出回路ある
   いは複数組の記号列一致検出回路にメモリから読みだし
   た被検索記号列を前記記号列一致検出回路にデータとし
   て供給する手段が、前記のメモリアクセス回路で被検索
   記号列を読みだして前記誤り検出訂正回路で誤りの訂正
   を行った後再び前記のメモリアクセス回路が前記メモリ
   をアクセスして被検索記号列を前記記号列一致検出回路
   に供給する手段であることを特徴とする請求項１記載の
   ディジタル記号列検索装置。
3. （３）ディジタル情報記録媒体に書き込まれたデータを
   正しく読みだす手段として、ディジタル情報記録媒体か
   ら読みだされた被検索記号列をデインタリープしてメモ
   リーに書き込んで一旦蓄え、蓄えた前記被検索記号列に
   対し再び前記メモリをアクセスして読みだして誤ってい
   るデータの誤り検出及び訂正を行う第１のメモリアクセ
   ス回路及び第１の誤り検出訂正回路を設け、また第１の
   誤り検出訂正回路によって訂正の終了した前記被検索記
   号列に対し再びメモリをアクセスして読みだして誤って
   いるデータの誤り検出及び訂正を行う第２のメモリアク
   セス回路及び第２の誤り検出訂正回路を設け、１組の記
   号列一致検出回路あるいは複数組の記号列一致検出回路
   にメモリから読みだした被検索記号列を前記記号列一致
   検出回路にデータとして供給する手段が、前記メモリか
   ら前記第１及び第２の誤り検出訂正回路で誤りの訂正あ
   るいは検出を行った前記被検索記号列を再び前記第２の
   メモリアクセス回路で前記メモリから被検索記号列を読
   みだして前記記号列一致検出回路に供給する手段である
   請求項２記載のディジタル記号列検索装置。
4. （４）第１の誤り検出訂正回路は誤り訂正を行わない誤
   り検出のためのシンドローム計算回路であり、第３のメ
   モリアクセス回路および第３の誤り検出訂正回路をさら
   に設け、前記シンドローム回路で計算したシンドローム
   を再びメモリに書き込み前記第３のメモリアクセス回路
   でシンドロームを読み込み、前記第３の誤り訂正回路で
   誤りの訂正を行って前記第３のメモリアクセス回路で誤
   りデータを書換えた後、第２の誤り検出訂正回路で誤り
   検出訂正を行うことを特徴とする請求項３記載のディジ
   タル記号列検索装置。
5. （５）ｎビット排他論理和回路と、ガロア体ＧＦ（２＾
   ｎ）上で定義されるα＾ｋの固定係数乗算器と、ｎビッ
   トレジスタ回路と、零検出回路と、前記ｎビットレジス
   タ回路に比較参照記号を設定する手段と、前記ｎビット
   排他論理和回路の一方の入力にデータを供給する手段と
   、零検出回路の出力を外部に通知する手段を設け、前記
   ｎビット排他論理和回路の出力を前記零検出回路と前記
   固定係数乗算器の入力とに供給し、また前記固定係数乗
   算器の出力を前記ｎビットレジスタ回路に供給するとと
   もに前記ｎビットレジスタの出力を前記ｎビット排他論
   理和回路の一方に帰還したところの回路系を構成し、前
   記回路系を複数組そなえ、各回路系各々において予め前
   記ｎビットレジスタ回路に比較参照記号を設定保持した
   場合には前記ｎビット排他論理和回路の一方の入力にデ
   ータとして被比較記号列を供給しても前記ｎビットレジ
   スタの内容は更新せず、もし被検索記号が一致した場合
   には排他論理和が零であることを前記零検出回路によっ
   て外部に通知し、予め前記ｎビットレジスタ回路に初期
   値を設定して前記ｎビット排他論理和回路の一方の入力
   に前記固定係数乗算器の乗算係数α＾ｋによってシンド
   ローム多項式が定義されるところの誤り訂正符号語をデ
   ータとして供給した場合には、前記ｎビット排他論理和
   回路の各出力は前記固定係数乗算器を経由して前記ｎビ
   ットレジスタを更新するようにし、符号語をすべて入力
   した時点でもし各回路系の前記零検出回路の出力がすべ
   て零であることが判明した場合には符号語に誤りがなか
   ったとして外部に通知することを特徴とするディジタル
   記号列検索装置。
6. （６）ディジタル情報記録媒体と、前記ディジタル情報
   記録媒体に書き込まれたデータを復調して読みだし、デ
   インタリープしてメモリーに書き込んで一旦蓄える手段
   と、前記の読みだしたデータを蓄えるところのメモリー
   回路と、前記メモリー回路に蓄えたデータをアクセスし
   て読みだすアクセス回路と、前記のアクセス回路から読
   みだしたデータを受け取ってシンドロームを計算し誤り
   検出を行う第１の誤り検出回路と、前記の第１の誤り検
   出回路で計算されたシンドロームから誤りを訂正して前
   記メモリのデータを訂正する手段と、前記の第１の誤り
   検出回路の一部を共用して記号の一致を検出する記号列
   一致検出回路と、データの一定入力毎に排他論理和を取
   った後に誤り検出を行う前記とは別の第２の誤り検出回
   路と、制御用マイクロプロセッサと、ホストコンピュー
   タとのインターフェイスと、比較参照用の記号列および
   検索手順を前記の制御用マイクロプロセッサに伝達する
   手段とからなり、前記制御用マイクロプロセッサは検索
   対象となる記号列あるいは比較参照用の記号列をデータ
   として蓄えた前記メモリ回路かあるいはまた検索対象と
   なる記号列あるいは比較参照用の記号列をデータとして
   蓄えた前記とは別のメモリ回路を具備して前記の記号列
   一致検出回路に前記メモリ回路から読みだした比較参照
   用の記号列のデータの部分集合となる記号列を予め設定
   し、前記第１の誤りの検出手段によるシンドローム計算
   と前記誤り訂正手段によって訂正の終了したデータを前
   記のアクセス回路でアクセスして前記メモリから再び読
   みだし前記アクセス回路から受け取り前記第２の誤り検
   出回路によって誤りを検出すると同時に前記アクセス回
   路から受け取ったデータを前記一致検索回路に供給して
   予め設定しておいた比較参照記号列と比較し、前記記号
   列一致検出回路で前記のメモリから読みだした被検索記
   号列が比較参照用の記号列の部分集合記号列と一致した
   時に前記メモリからの前記被検索記号列の供給を一旦中
   止して前記メモリのアドレスと部分記号列の一致発生を
   前記制御用マイクロプロセッサに通知する手段とからな
   り、前記制御用マイクロプロセッサは記号列一致の発生
   を知った時点で前記比較参照用記号列を前記メモリから
   読みだすと共に部分集合記号列が一致した前記被検索記
   号列の格納されている前記メモリのアドレスを知ってそ
   の近傍アドレスのデータを読みだして前記比較参照記号
   列と全部一致しているかを一致演算を行い、もし比較参
   照記号列と一致していなかった場合は前記のメモリから
   の被検索記号列の供給中止を解除して供給を再開し、も
   し一致していた場合は前記ディジタル情報記録媒体にお
   ける被検索記号記号列の一致位置情報及び一致記号情報
   を少なくとも対象とする被検索記号列符号語が前記第２
   の誤り検出回路にすべて投入されるまで一旦記憶して保
   持しておき誤りが検出されなかったら前記のインターフ
   ェイスを通じてホストコンピュータに伝達しあるいは前
   記の比較参照用の記号列を予め定めた論理関係のもとに
   含む被検索記号列そのものを前記のインターフェイスを
   通じてホストコンピュータに転送を行い、またもし前記
   第２の誤り検出回路で誤りが検出された場合には前記一
   致位置情報及び一致記号情報を無効としてホストコンピ
   ュータに送らないことを特徴とするディジタル記号列検
   索装置。
7. （７）８ビット入力データの最上位ビットが０でかつ最
   上位から二番目のビットが１のとき、最上位から第３番
   目のビットが０であっても１であっても予め定められた
   １か０論理に固定化する第１の論理回路と、最上位ビッ
   トが０あるいは１のどちらでも最上位から二番目のビッ
   トが１のとき最上位から第３番目のビットが０であって
   も１であっても予め定められた１か０論理に固定化する
   第２の論理回路を設け、前記の第１の論理回路と第２の
   論理回路を作動させるかどうかのスイッチ論理回路を記
   号列一致検出回路の入力に備えたことを特徴とする請求
   項１、５または６のいずれかに記載のディジタル記号列
   検索装置。
8. （８）第０番目から第ｉ番目までの記号列一致検出回路
   と、０からｉまでの段数だけ各々縦列接続されたｉ組の
   パイプラインレジスタとからなり、前記ｉ組の１段から
   ｉ段のパイプラインレジスタの１段目の入力に各々第１
   番目から第ｉ番目の前記記号列一致検出回路の出力を接
   続し、前記第０番目の記号列一致検出回路と前記ｉ組の
   １段からｉ段のパイプラインレジスタ各々の最後のパイ
   プラインレジスタの出力を論理積回路に入力し、前記論
   理積回路の出力を記号数ｉ＋１の記号列の一致結果とし
   て外部へ通知することを特徴とするディジタル記号列検
   索装置。
9. （９）記号列一致検出回路をｍ分割し、各第ｍ番目の分
   割の中で第０ｍ番目から第ｉｍ番目の記号列一致検出回
   路として、ｉ組の１段からｉ段のパイプラインレジスタ
   の第１段目の入力に各々第１ｍ番目からｉｍ番目の記号
   列一致検出回路の出力を接続し、前記第０ｍ番目の記号
   列一致検出回路と前記ｉ組の１段からｉ段のパイプライ
   ンレジスタ各々の最後のパイプラインレジスタの出力を
   論理積回路に入力し、前記論理積回路の出力を第ｍ番目
   の分割における記号数ｉ＋１の記号列の一致結果として
   外部へ通知することを特徴とする請求項８記載のディジ
   タル記号列検索装置。
10. （１０）記号列一致検出回路に被検索記号列のｊ個の記
    号からなる記号列を入力し記号列の一致結果をパイプラ
    インレジスタに格納し、次に続く被検索記号列のｋ個の
    記号からなる記号列を入力しないようにして、再び前記
    のｋ個に引き続くｊ個の記号からなる記号列を入力して
    いくという手順を繰り返す手段を設け、前記のｊ個の記
    号からなる記号列を前記記号列一致検出回路に入力し終
    わった時点毎に、予め前記記号列一致検出回路に設定し
    てあった比較参照記号列と一致しているか判断して一致
    していなかった場合は前記パイプラインレジスタに蓄え
    ておいた記号列の一致結果をクリアすることを特徴とす
    る請求項８または９記載のディジタル記号列検索装置。
11. （１１）予め制御用マイクロプロセッサに検索条件の組
    合せによって定まる特定の論理条件を設定しておき、前
    記条件を満たした被検索記号列の一致位置情報あるいは
    一致記号情報あるいは被検索記号列をメモリ内に蓄えて
    前記メモリのある容量を越えるか、ある一定時間毎まで
    ホストコンピュータに通知しないことを特徴とする請求
    項１または６記載のディジタル記号列検索装置。
12. （１２）記号の組合せのうち発生頻度に関する情報を予
    め記憶しておく手段を具備して、この情報をもとにして
    記号列一致検出回路に設定する記号列の部分集合を決定
    することを特徴とする請求項１または６記載のディジタ
    ル記号列検索装置。