JPH03265251A - Line address scanning circuit - Google Patents
Line address scanning circuitInfo
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- JPH03265251A JPH03265251A JP2065370A JP6537090A JPH03265251A JP H03265251 A JPH03265251 A JP H03265251A JP 2065370 A JP2065370 A JP 2065370A JP 6537090 A JP6537090 A JP 6537090A JP H03265251 A JPH03265251 A JP H03265251A
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- line
- priority
- signal
- interrupt
- address
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- 238000010586 diagram Methods 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は回線アドレススキャン回路、特に最上位(MS
B)ビットのみ異なり他のビットか同一のアドレスの2
群の回線を収容する回線アダプタを制御するために通信
制御装置に設けられる回線アドレススキャン回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a line address scan circuit, particularly a top level (MS)
B) Two bits differing only in other bits or at the same address
The present invention relates to a line address scanning circuit provided in a communication control device to control a line adapter accommodating a group of lines.
従来、この種の回線アドレススキャン回路は、全ての回
線を一定の速度でスキャンして監視するために、回線ア
ドレスを一定速度で順次出力するためのカウンタと、ス
キャンされた回線から通信制御装置の処理部へ出力され
る割込み信号の選択手段とから構成されている。Conventionally, this type of line address scanning circuit has been equipped with a counter for sequentially outputting line addresses at a constant speed and a counter for scanning and monitoring all lines at a constant speed, and a counter for outputting line addresses sequentially at a constant speed, and a counter for scanning and monitoring all lines at a constant speed. and means for selecting an interrupt signal to be output to the processing section.
上述した従来の回線アドレススキャン回路は、本来MS
Bビットのみ異なる2つの回線が端末に接続されていて
、端末では例えばMSBビ・ントが゛1°゛の回線(以
下上位回線という)を優先に、MSBビットが“O“の
回線く以下下位回線という)を非優先として使い分けて
いるが、上位回線側のスキャンと下位回線側のスキャン
とをシリアルに行なっているため、アドレススキャンで
は上位回線が優先されることなく平等に扱われ、上位回
線からの割込みが伝達される待ち時間が少なくないとい
う欠点がある。The conventional line address scan circuit described above originally
Two lines that differ only in the B bit are connected to a terminal, and the terminal gives priority to the line with the MSB bit of ``1°'' (hereinafter referred to as the upper line), and the line with the MSB bit of ``O'' to the lower line. However, since the scan of the upper line side and the scan of the lower line side are performed serially, the upper line is treated equally without priority in the address scan, and the upper line The drawback is that there is considerable waiting time for the interrupts from to be transmitted.
本発明の回線アドレススキャン回路は、各端末からのそ
れぞれ同一アドレスの優先および非優先の二つの回線を
収容し、それぞれの回線がプロセッサへの割込み信号を
持ち独立に制御される回線アダプタを制御するために通
信制御装置に設けられる回線アドレススキャン回路にお
いて、回線からの割込みをスキャンするための回線アド
レスを生成する回線アドレスカウンタと、この回線アド
レススキンタを更新するために非優先回線側の処理時に
低速のクロックを優先回線側の処理時に高速のクロック
を選択して与える第1のセクタと、優先回線側の割込み
要求と非優先回線側の割込み要求とを選択してプロセッ
サに割込み信号、を与える第2のセレクタと、非優先回
線側のスキャン時に優先回線側の割込み要求を保持して
、優先回線側のスキャン時に保持されている割込み要求
を読出して前記第2のセレクタに与える割込み保持手段
とを有することによりW!戒される。The line address scan circuit of the present invention accommodates two priority and non-priority lines with the same address from each terminal, and each line has an interrupt signal to the processor and controls an independently controlled line adapter. In the line address scan circuit provided in the communication control device, there is a line address counter that generates a line address for scanning interrupts from the line, and a line address counter that generates a line address for scanning interrupts from the line, and a line address counter that is used during processing on the non-priority line side to update this line address scanter. A first sector that selects and provides a high-speed clock when processing a low-speed clock on the priority line side, and provides an interrupt signal to the processor by selecting an interrupt request on the priority line side and an interrupt request on the non-priority line side. a second selector; and an interrupt holding means that holds an interrupt request on the priority line side when scanning the non-priority line side, reads out the interrupt request held when scanning the priority line side, and supplies it to the second selector. By having W! be reprimanded.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のブロック図で、プロセッサ
からの低速クロック信号線11と高速クロック信号線1
2とがセレクタ2に接続され、セレクタ2は出力の信号
線13を介して回線アドレスカウンタ1に接続されてい
る。回線アドレスカウンタlのMSBビットは信号線1
4を介してセレクタ2とセレクタ3と読み・書き制御回
路5とに接続され、回線アドレスカウンタ1のMSBビ
ット以外のビットは信号線15を介して読み・書き制御
回路5および回線アダプタに接続されている。セレクタ
3は信号線16を介してプロセッサに接続され、信号線
17を介して回線アダプタに接続されている。また、読
み・書き制御回路5は信号線21を介して回線アダプタ
に接続され、信号線18□〜18.および信号線19+
〜19.。FIG. 1 is a block diagram of an embodiment of the present invention, showing a low-speed clock signal line 11 and a high-speed clock signal line 1 from a processor.
2 is connected to the selector 2, and the selector 2 is connected to the line address counter 1 via an output signal line 13. The MSB bit of line address counter l is signal line 1
The bits other than the MSB bit of the line address counter 1 are connected to the read/write control circuit 5 and the line adapter via a signal line 15. ing. The selector 3 is connected to the processor via a signal line 16 and to a line adapter via a signal line 17. Further, the read/write control circuit 5 is connected to the line adapter via the signal line 21, and the signal lines 18□ to 18. and signal line 19+
~19. .
を介して割込み保持レジスタ4に接続されている。さら
にまた、割込み保持レジスタ4は信号線20を介してセ
レクタ3に接続された構成となっている。It is connected to the interrupt holding register 4 via. Furthermore, the interrupt holding register 4 is connected to the selector 3 via a signal line 20.
セレクタ2は回線アドレスカウンタ1の入力クロックの
選択用で、回線アドレススキンタエのMSBビットが“
O”のときは低速クロック信号線11を選択し、MSB
ビットが1″のときは高速クロック信号線12を選択し
て信号線13に出力する。回線アドレスカウンタ1は信
号線13から入力されるクロックでカウントアツプする
+1カウンタで、上述のようにMSBビット以外の出力
は信号線15を介して回線アダプタに出力され、MSB
ビットは優先回線側の処理と非優先回線側の処理とを切
替える信号として信号線14に出力される。セレクタ3
は割込み信号の選択用で、回線アドレスカウンタ1のM
SBビットが“O”′のときは非優先回線側の割込み信
号17を選択し、MSBビットが“1パのときは優先回
線側の割込み信号線20を選択して信号線16に出力す
る。割込みレジスタ4は優先回線側の割込み信号を回線
ごとに保持しておくためのレジスタで回線数nに対して
nビットのフラグを有している。読み・書き制御回路5
は割込みレジスタ4の制御を行なうもので、回線アドレ
スカウンタ1のMSBビットが“′0”のときは、信号
線15が示す回線アドレスに応じたビット位置に優先回
線側の割込み信号である信号線21の値を書込む。この
とき信号線181〜18゜は回線アドレスごとの書込み
に用いられる。また回線アドレスカウンタ1のMSBビ
ットが“′1′°のときは割込み保持レジスタ4からの
読出し動作となり、信号線15が示す回線アドレスに応
じたビット位置の値を信号線20に出力する。このとき
信号線19、〜19Ilは回線アドレスごとの読出しに
用いられる。Selector 2 is for selecting the input clock of line address counter 1, and the MSB bit of line address counter 1 is “
O”, selects the low-speed clock signal line 11 and selects the MSB
When the bit is 1'', the high speed clock signal line 12 is selected and outputted to the signal line 13.The line address counter 1 is a +1 counter that counts up with the clock input from the signal line 13, and as described above, the MSB bit is The other outputs are output to the line adapter via the signal line 15, and the MSB
The bit is output to the signal line 14 as a signal for switching between processing on the priority line side and processing on the non-priority line side. Selector 3
is for selecting an interrupt signal, and M of line address counter 1
When the SB bit is "O"', the interrupt signal 17 on the non-priority line side is selected, and when the MSB bit is "1P", the interrupt signal line 20 on the priority line side is selected and output to the signal line 16. The interrupt register 4 is a register for holding interrupt signals on the priority line side for each line, and has n-bit flags for the number of lines n.Read/write control circuit 5
is used to control the interrupt register 4, and when the MSB bit of the line address counter 1 is "'0", the signal line which is the interrupt signal on the priority line side is placed in the bit position corresponding to the line address indicated by the signal line 15. Write the value of 21. At this time, signal lines 181-18° are used for writing for each line address. Further, when the MSB bit of the line address counter 1 is "'1'°," a read operation is performed from the interrupt holding register 4, and the value at the bit position corresponding to the line address indicated by the signal line 15 is output to the signal line 20. At this time, the signal lines 19 to 19Il are used for reading out each line address.
第2図は第1図の動作時の各信号の一例を示すタイムチ
ャートで、以下第2図を参照して第1図の動作について
説明を進める。FIG. 2 is a time chart showing an example of each signal during the operation of FIG. 1, and the operation of FIG. 1 will be explained below with reference to FIG.
回線アドレスカウンタ1のMSBが“O”の非優先回線
側のスキャン時には、信号線11から低速クロックがセ
レクタ2を介して回線アドレスカウンタ1に入され、M
SBが′1”の優先回線側のスキャン時には、信号線1
2から高速クロックがセレクタ2を介して回線アドレス
カウンタ1に入力される。回線アドレスカウンタ1から
信号線15を介して回線アダプタに出力される回線アド
レスにより、回線アダプタ内において非優先および優先
回線の“1“から°″n“までスキャンされる。このと
き信号線14か示すMSBヒツトが”O”のときは非優
先回線側の処理を、MSBビット″“1″のときは優先
回線側の処理を行なうことどなる。即ち、MSBビット
が“′0パのときはセレクタ3は信号線17を選択して
、非優先回線からの割込み信号を信号線16を介してプ
ロセッサに送り、さらに回線アダプタがスキャンした優
先回線からの割込み信号が信号線21を介して読み・書
き制御回路5に与えられて、信号線181〜18.を介
して割込み保持レジスタ4に回線ごとの割込み要求が書
込まれる。一方、MSBビットが“1”のときはセレク
タ3は信号線20を選択して、読み・書き制御回路5は
割込み保持レジスタ4に書込まれている優先回線の割込
み要求を、信号線20に高速クロックに従って出力し、
信号線16を介してプロセッサに送ることとなる。When scanning a non-priority line where the MSB of line address counter 1 is "O", a low-speed clock is input from signal line 11 to line address counter 1 via selector 2, and M
When scanning the priority line side with SB '1', signal line 1
2, a high-speed clock is input to the line address counter 1 via the selector 2. According to the line address outputted from the line address counter 1 to the line adapter via the signal line 15, non-priority and priority lines from "1" to "n" are scanned in the line adapter. At this time, when the MSB bit indicated by the signal line 14 is "O", processing is performed on the non-priority line side, and when the MSB bit is "1", processing is performed on the priority line side. In other words, when the MSB bit is "'' When it is 0, the selector 3 selects the signal line 17 and sends the interrupt signal from the non-priority line to the processor via the signal line 16, and furthermore, the interrupt signal from the priority line scanned by the line adapter is sent to the signal line 21. are applied to the read/write control circuit 5 via signal lines 181-18. An interrupt request for each line is written to the interrupt holding register 4 via the interrupt holding register 4. On the other hand, when the MSB bit is "1", the selector 3 selects the signal line 20, and the read/write control circuit 5 transmits the priority line interrupt request written in the interrupt holding register 4 to the signal line 20. output according to high-speed clock,
It will be sent to the processor via the signal line 16.
〔発明の効果]
以上説明したように本発明の回線アドレススキャン回路
は、非優先回線側アドレスのスキャン時に優先回線側の
割込み信号を保持しておき、優先回線側アドレスのスキ
ャン時にこの保持した割込み信号を高速に読み出すこと
により、優先回線側のスキャン時間を短縮し、回線処理
効率を上げることができるという効果がある。[Effects of the Invention] As explained above, the line address scanning circuit of the present invention holds the priority line side interrupt signal when scanning the non-priority line side address, and uses this held interrupt signal when scanning the priority line side address. By reading signals at high speed, the scan time on the priority line side can be shortened and line processing efficiency can be improved.
第1図は本発明の一実施例のブロック図、第2図は第1
図の動作時の各信号の一例を示すタイムチャートである
。
1・・・回線アドレスカウンタ、2.3・・・セレクタ
、4・・・割込み保持レジスタ、5・・・読み・書き制
W回路。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
5 is a time chart showing an example of each signal during the operation shown in the figure. 1... Line address counter, 2.3... Selector, 4... Interrupt holding register, 5... Read/write W circuit.
Claims (1)
の二つの回線を収容し、それぞれの回線がプロセッサへ
の割込み信号を持ち独立に制御される回線アダプタを制
御するために通信制御装置に設けられる回線アドレスス
キャン回路において、回線からの割込みをスキャンする
ための回線アドレスを生成する回線アドレスカウンタと
、この回線アドレスカウンタを更新するために非優先回
線側の処理時に低速のクロックを優先回線側の処理時に
高速のクロックを選択して与える第1のセクタと、優先
回線側の割込み要求と非優先回線側の割込み要求とを選
択してプロセッサに割込み信号を与える第2のセレクタ
と、非優先回線側のスキャン時に優先回線側の割込み要
求を保持して、優先回線側のスキャン時に保持されてい
る割込み要求を読出して前記第2のセレクタに与える割
込み保持手段とを有することを特徴とする回線アドレス
スキャン回路。A line provided in the communication control device to accommodate two priority and non-priority lines with the same address from each terminal, and each line has an interrupt signal to the processor and controls the line adapter which is controlled independently. In the address scan circuit, there is a line address counter that generates a line address for scanning interrupts from the line, and a low-speed clock is used during processing on the non-priority line to update this line address counter. a first sector that selects and provides a high-speed clock, a second selector that selects and provides an interrupt request to the processor between an interrupt request on the priority line side and an interrupt request on the non-priority line side; A line address scan circuit characterized by having an interrupt holding means for holding an interrupt request on a priority line side during scanning, reading out the interrupt request held during scanning on the priority line side, and applying it to the second selector. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065370A JPH03265251A (en) | 1990-03-14 | 1990-03-14 | Line address scanning circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065370A JPH03265251A (en) | 1990-03-14 | 1990-03-14 | Line address scanning circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03265251A true JPH03265251A (en) | 1991-11-26 |
Family
ID=13285013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2065370A Pending JPH03265251A (en) | 1990-03-14 | 1990-03-14 | Line address scanning circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03265251A (en) |
-
1990
- 1990-03-14 JP JP2065370A patent/JPH03265251A/en active Pending
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