JPH03257627A - Information processor - Google Patents
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- JPH03257627A JPH03257627A JP2057083A JP5708390A JPH03257627A JP H03257627 A JPH03257627 A JP H03257627A JP 2057083 A JP2057083 A JP 2057083A JP 5708390 A JP5708390 A JP 5708390A JP H03257627 A JPH03257627 A JP H03257627A
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に仮想記憶方式を採用
し、命令取出、オペランドアドレス計算、アドレス変換
、キャッシュアクセスおよび演算の各ステージを持つ情
報処理装置に関するものである。[Detailed Description of the Invention] Technical Field The present invention relates to an information processing device, and particularly relates to an information processing device that employs a virtual memory method and has each stage of instruction fetching, operand address calculation, address translation, cache access, and operation. be.
従来技術
従来の情報処理装置での命令処理過程を、図面を参照し
て説明する。第２図に示すように、命令取出しステージ
では、命令取出回路１１か、命令アドレスレジスタ１０
の出力ｌｏｔによって命令語１０２を取出し、命令レジ
スタ４４に格納する。同時に、命令語１０２から、命令
語長生成回路１２によって命令語長１０３が生成され、
命令アドレス更新回路１３が、命令語長１０３と命令ア
ドレスレジスタ１０の出力１０１とから、更新アドレス
１０４を生成し、命令アドレスレジスタ１０に格納する
。BACKGROUND OF THE INVENTION A command processing process in a conventional information processing device will be described with reference to the drawings. As shown in FIG. 2, in the instruction fetching stage, either the instruction fetching circuit 11 or the instruction address register 10
The instruction word 102 is extracted from the output lot and stored in the instruction register 44. At the same time, an instruction word length 103 is generated from the instruction word 102 by the instruction word length generation circuit 12,
The instruction address update circuit 13 generates an update address 104 from the instruction word length 103 and the output 101 of the instruction address register 10, and stores it in the instruction address register 10.
オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によってアドレス計算人力として指定さ
れる汎用レジスタ１５の出力１０６と、命令レジスタ１
０の出力１０５とが、オペランドアドレス計算回路１６
に与えられ、その結果１０ｇが、論理アドレスレジスタ
１７に格納される。同時に、命令レジスタ１４の出力１
０５によって、第１オペランドとして指定される汎用レ
ジスタ１５の出力１０７が、アドレス変換ステージの第
１オペランドレジスタ１９に格納される。In the operand address calculation stage, instruction register 1
The output 106 of the general-purpose register 15 designated as the address calculation manual by the output 105 of the instruction register 1
0 output 105 and the operand address calculation circuit 16
As a result, 10g is stored in the logical address register 17. At the same time, the output 1 of the instruction register 14
05, the output 107 of the general-purpose register 15 designated as the first operand is stored in the first operand register 19 of the address translation stage.
アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８によって物理ア
ドレス１１０に変換され、物理アドレスレジスタ２０に
格納される。同時に、アドレス変換ステージの第１オペ
ランドレジスタ１９の出力１１１が、キャッシュアクセ
スステージの第１オペランドレジスタ５２に格納される
。In the address translation stage, the logical address register 17
The output 109 of is converted into a physical address 110 by the address conversion circuit 18 and stored in the physical address register 20. At the same time, the output 111 of the first operand register 19 of the address translation stage is stored in the first operand register 52 of the cache access stage.
キャッシュアクセスステージて−は、物理アドレスレジ
スタ２０の出力１１２が、キャッシュ回路２１に与えら
れ、第２オペランドデータ１１３として、第２オペラン
ドレジスタ２３に格納される。同時に、キャッシュアク
セスステージの第１オペランドレジスタ５２の出力１１
４が、Ｍｌオペランドレジスタ５４に格納される。In the cache access stage, the output 112 of the physical address register 20 is given to the cache circuit 21 and stored as second operand data 113 in the second operand register 23 . At the same time, the output 11 of the first operand register 52 of the cache access stage
4 is stored in the Ml operand register 54.
演算ステージでは、第１オペランドレジスタ５４の出力
Ｈ６と第２オペランドレジスタ２３の出力１１５に対し
て、演算回路２５て演算が行なわれ、その結果１１７が
汎用レジスタ１５に格納される。In the calculation stage, the calculation circuit 25 performs calculations on the output H6 of the first operand register 54 and the output 115 of the second operand register 23, and the result 117 is stored in the general-purpose register 15.
この種の情報処理装置では、ｌ命令の処理に、命令取出
、オペランドアドレス計算、アドレス変換、キャッシュ
アクセスおよび演算の５ステージを必要とし、命令を順
次実行するため、命令の実行効率が低いという欠点があ
る。This type of information processing device requires five stages to process an instruction: instruction fetch, operand address calculation, address translation, cache access, and operation, and the instructions are executed sequentially, so the instruction execution efficiency is low. There is.
発明の目的
本発明の目的は命令の実行効率を向上可能とした情報処
理装置を提供することである。OBJECTS OF THE INVENTION An object of the present invention is to provide an information processing device that can improve instruction execution efficiency.
発明の構成
本発明によれば、命令取出およびキャッシュアクセスの
ステージを有し仮想記憶方式を採用した情報処理装置に
おいて、前記命令取出ステージにおいて、命令アドレス
により索引される命令アドレス行列記憶手段と、前記命
令アドレスにより索引されるオペランドアドレス行列記
憶手段と、前記命令アドレスおよび前記命令アドレス行
列記憶手段からの命令アドレスを比較する比較手段と、
この比較手段での比較結果により前記命令アドレス行列
記憶手段に次に実行すべき命令アドレスか登録されてい
ると判定された場合、前記オペランドアドレス行列記憶
手段からの物理ページアドレス情報、アドレス生成に用
いるレジ゛スタ情報および変位情報から次に実行すべき
命令のオペランドアドレスを生成するオペランドアドレ
ス生成手段と、このオペランドアドレス生成手段で生威
されたアドレスで前記キャッシュアクセスステージの動
作を開始する手段とを含むことを特徴とする情報処理装
置が得られる。According to the present invention, in an information processing apparatus that has an instruction fetching stage and a cache access stage and employs a virtual memory method, in the instruction fetching stage, an instruction address matrix storage means indexed by an instruction address; operand address matrix storage means indexed by the instruction address; comparison means for comparing the instruction address and the instruction address from the instruction address matrix storage means;
If it is determined that the instruction address to be executed next is registered in the instruction address matrix storage means as a result of the comparison by the comparison means, the physical page address information from the operand address matrix storage means is used for address generation. operand address generation means for generating an operand address of an instruction to be executed next from register information and displacement information; and means for starting the operation of the cache access stage with the address generated by the operand address generation means. An information processing device characterized by including the following information processing apparatus is obtained.
実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。Embodiment Next, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図を参照すると、本発明の一実施例は、命令処理過
程における命令取出ステージでは、命令アドレスを格納
する命令アドレスレジスタ１０、このレジスタ１０のア
ドレス１０１により命令を取出す命令取出回路１１、こ
の回路１１からの命令語１０２に基づいて命令語長１０
３を生威する命令語長生成回路１２、この回路１２から
の命令語長１０３およびレジスタ１０からのアドレスに
基づいて更新アドレス１０４を生威し命令アドレスレジ
スタ１０に送る命令アドレス更新回路１３、命令アドレ
スレジスタ１０の下位出力２０２により２つのコンパー
トメントを並行して読出す命令アドレス行列メモリ３０
、このメモリ３０からの出力２０３および２０４とレジ
スタ１０の上位出力２０１とを比較する２つの比較回路
３２および３３、これら回路３２および３３の比較結果
２０５および２０６に基づいてメモリ３０のいずれのコ
ンパートメントに次に実行すべき命令が登録されている
か否かを判断し、登録されている方のコンパートメント
に対応するオペランドアドレス行列メモリ３１のコンパ
−トメントを選択するようにコンパートメント選択信号
２Ｑ７を出力するヒツト判定回路３４、命令アドレスレ
ジスタ１０の下位出力により指定された位置から２つの
コンパートメントを出力するオペランドアドレス行列メ
モリ３１、およびこのメモリ３１からの出力２０８およ
び２０９のうちいずれか１つを選択信号２０７により選
択する第１の選択回路３５を備えている。Referring to FIG. 1, one embodiment of the present invention includes an instruction address register 10 for storing an instruction address, an instruction fetch circuit 11 for fetching an instruction according to an address 101 of this register 10, and an instruction fetching circuit 11 for fetching an instruction according to an address 101 of this register 10. Based on the instruction word 102 from the circuit 11, the instruction word length is 10.
3, an instruction address update circuit 13 that generates an update address 104 and sends it to the instruction address register 10 based on the instruction length 103 from this circuit 12 and the address from the register 10; Instruction address matrix memory 30 to read two compartments in parallel by lower output 202 of address register 10
, two comparison circuits 32 and 33 which compare the outputs 203 and 204 from this memory 30 with the upper output 201 of the register 10, and which compartment of the memory 30 is selected based on the comparison results 205 and 206 of these circuits 32 and 33. A hit determination function that determines whether an instruction to be executed next is registered or not, and outputs a compartment selection signal 2Q7 to select the compartment in the operand address matrix memory 31 that corresponds to the registered compartment. A circuit 34, an operand address matrix memory 31 that outputs two compartments from the position specified by the lower output of the instruction address register 10, and one of the outputs 208 and 209 from this memory 31 is selected by the selection signal 207. A first selection circuit 35 is provided.
本発明の一実施例の特徴の１つは、オペランドアドレス
計算ステージとキャッシュアクセスステージとが並行し
て実行されることにある。One of the features of one embodiment of the present invention is that the operand address calculation stage and the cache access stage are executed in parallel.
これらのステージには、第１の選択回路３５の出力中の
汎用レジスタフィールド２１０により出力２１６を出力
する汎用レジスタ１５、これらレジスタ１５の出力２１
６および回路３５の出力中の変位フィールド２１４から
ページ内アドレス２１７を生成するページ内アドレス計
算回路６０、この回路６０からのアドレス２１７と第１
の選択回路３５の出力２１５とアドレス変換回路１８の
出力１１０とのいずれかを物理アドレス比較回路３８の
出力２１３により選択する第２の選択回路３６、この第
２の選択回路３６の出力１１２を格納する物理アドレス
レジスタ２０、このレジスタ２０からの物理アドレス１
１２によりアクセスされるキャッシュ回路２１、命令取
出回路１１からの命令語１０２を格納する命令レジスタ
１４、この命令レジスタ１４からの出力により、汎用レ
ジスタ１０Ｂから与えられる出力１０６とレジスタ１４
の出力１０５とからオペランドアドレスを生成するオペ
ランドアドレス計算回路１６、この回路１６で生成され
るオペランドアドレス１０８を格納する論理アドレスレ
ジスタ１７およびアドレス変換ステージ命令レジスタ６
１の出力２１ｇを格納するキャッシュアクセスステージ
命令レジスタ６２を含む。These stages include general purpose registers 15 which output an output 216 by means of a general purpose register field 210 in the output of the first selection circuit 35, outputs 21 of these registers 15,
6 and an intra-page address calculation circuit 60 which generates an intra-page address 217 from the displacement field 214 in the output of the circuit 35;
A second selection circuit 36 that selects either the output 215 of the selection circuit 35 or the output 110 of the address conversion circuit 18 using the output 213 of the physical address comparison circuit 38, and stores the output 112 of the second selection circuit 36. physical address register 20, physical address 1 from this register 20
12, an instruction register 14 that stores the instruction word 102 from the instruction fetch circuit 11, and an output 106 given from the general-purpose register 10B and the register 14 by the output from the instruction register 14.
an operand address calculation circuit 16 that generates an operand address from the output 105 of the circuit 16, a logical address register 17 that stores the operand address 108 generated by this circuit 16, and an address translation stage instruction register 6.
It includes a cache access stage instruction register 62 that stores the output 21g of 1.
本発明の一実施例の特徴の他の１つは、アドレス変換ス
テージおよび演算ステージにおいて並行して動作がなさ
れる。Another feature of an embodiment of the present invention is that operations are performed in parallel in the address translation stage and the calculation stage.
これらのステージでは、レジスタ１２からの物理アドレ
ス１１２を格納するアドレス変換ステ〜ジ物理アドレス
レジスタ３７、レジスタ１７からの論理アドレス１０９
を物理アドレス１１０に変換するアドレス変換回路１８
、この回路１８からの物理アドレス１．１０およびレジ
スタ３７からの物理アドレス２１２を比較する物理アド
レス変換回路３８、この回路３８の比較結果２１３を格
納するＤフリップフロップ（Ｆ／Ｆ）３９、命令レジス
タ１４の出力１０５により汎用レジスタ１５から出力さ
れる第１オペランド１０７を格納するアドレス変換ステ
ージ第１オペランドレジスタ１９、キャッシュ回路２１
からの第２オペランド１１３を格納する第２オペランド
レジスタ２３、これらレジスタ１９および２３からの第
１および第２オペランド１１１および１１５に基づいて
演算を行なう演算回路２５、および命令レジスタ１４の
出力１０５を格納するアドレス変換ステージ命令レジス
タ６１を含む。These stages include an address conversion stage physical address register 37 that stores the physical address 112 from register 12, and a logical address 109 from register 17.
address conversion circuit 18 that converts the address into a physical address 110
, a physical address conversion circuit 38 that compares the physical address 1.10 from this circuit 18 and the physical address 212 from the register 37, a D flip-flop (F/F) 39 that stores the comparison result 213 of this circuit 38, and an instruction register. an address translation stage that stores the first operand 107 outputted from the general-purpose register 15 by the output 105 of 14; a cache circuit 21;
a second operand register 23 that stores the second operand 113 from registers 19 and 23; The address translation stage instruction register 61 includes an address translation stage instruction register 61.
次に本発明の一実施例の動作について第１図を参照しな
がら、詳細に説明する。Next, the operation of one embodiment of the present invention will be described in detail with reference to FIG.
ｗ、１図を参照すると、本発明の一実施例による命令処
理過程の命令取出ステージでは、命令取出回路１１が、
命令アドレスレジスタ１ｏの出力１０１により命令語１
０２を取出し、命令レジスタ１４に格納する。同時に命
令語１０２から、命令語長生成回路１２により命令語長
１０３が生成され、命令語アドレス更新回路１３が、命
令語長１０３と命令アドレスレジスタ１ｏの出力１０１
とがら更新アドレス１０４を生成し、命令アドレスレジ
スタ１ｏに格納する。w, 1, in the instruction fetching stage of the instruction processing process according to an embodiment of the present invention, the instruction fetching circuit 11 performs the following steps.
The instruction word 1 is determined by the output 101 of the instruction address register 1o.
02 and stores it in the instruction register 14. At the same time, the instruction word length generation circuit 12 generates an instruction word length 103 from the instruction word 102, and the instruction address update circuit 13 generates the instruction word length 103 and the output 101 of the instruction address register 1o.
An update address 104 is generated and stored in the instruction address register 1o.
また、命令アドレスレジスタ１ｏの下位出力２゜２が命
令アドレス行列メモリ３ｏおよびオペランドアドレス行
列メモリ３１に与えられる。比較回路３２および３３は
、与えられたアドレスで示される命令アドレス行列メモ
リ３ｏの２つのコンパートメントの出力２０３ 、２０
４を、命令アドレスレジスタ１０の上位出力２０１とそ
れぞれ比較し、比較結果２０５および２０６をヒツト判
定回路３４に与える。Further, the lower output 2°2 of the instruction address register 1o is given to the instruction address matrix memory 3o and the operand address matrix memory 31. The comparison circuits 32 and 33 output the two compartments 203, 20 of the instruction address matrix memory 3o indicated by the given address.
4 are compared with the upper output 201 of the instruction address register 10, and comparison results 205 and 206 are provided to the hit determination circuit 34.
このヒツト判定回路３４は、命令アドレス行列メモリ３
０のいずれのコンパートメントに、次に実行すべき命令
が登録されているかを判断し、登録されている方のコン
パートメントに対応するオペランドアドレス行列のコン
パートメントを選択するように、コンパートメント選択
信号２０７を第１の選択回路３５に送る。この第１の選
択回路３５は、コンパートメント選択信号２０７にした
がって、オペランドアドレス行列メモリ３１の２つのコ
ンパートメント出力２０８および２０９を選択する。This hit determination circuit 34 is connected to the instruction address matrix memory 3.
The compartment selection signal 207 is first set to determine in which compartment of 0 the instruction to be executed next is registered, and to select the compartment of the operand address matrix that corresponds to the registered compartment. is sent to the selection circuit 35. This first selection circuit 35 selects two compartment outputs 208 and 209 of the operand address matrix memory 31 according to the compartment selection signal 207.
ページ内アドレス計算回路６ｏは、第１の選択回路３５
の出力中の汎用レジスタフィールド２１０によって指定
される汎用レジスタ出力２１６と、第１の選択回路３５
の出力中の変位フィールド２１４とから、ページ内アド
レス２１７を求める。ページ内アドレス２１７は、第１
の選択回路３５の出力中の物理ページアドレスフィール
ド２１５と結合され、第２の選択回路３６に送られる。The intra-page address calculation circuit 6o is connected to the first selection circuit 35.
the general register output 216 specified by the general register field 210 in the output of the first selection circuit 35;
The intra-page address 217 is determined from the displacement field 214 being output. The in-page address 217 is the first
The physical page address field 215 being output from the selection circuit 35 is combined with the physical page address field 215 and sent to the second selection circuit 36.
そして、第２の選択回路３６は、第１の選択回路３５の
出力２１５を選択し、物理アドレスレジスタ２ｏに格納
する。Then, the second selection circuit 36 selects the output 215 of the first selection circuit 35 and stores it in the physical address register 2o.
オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によって、アドレス計算入力として指定
される汎用レジスタ１５の出力１０Ｂと、命令レジスタ
１４の出力１０５とが、オペランドアドレス計算回路１
６に与えられ、その結果１０８が、論理アドレスレジス
タ１７に格納される。In the operand address calculation stage, instruction register 1
4, the output 10B of the general-purpose register 15 specified as the address calculation input and the output 105 of the instruction register 14 are output to the operand address calculation circuit 1.
6, and the result 108 is stored in the logical address register 17.
同時に、命令レジスタ１４の出力１０５によって、第１
オペランドとして指定される汎用レジスタ１５の出力１
０７が、アドレス変換ステージの第１オペランドレジス
タ１９に格納される。At the same time, the output 105 of the instruction register 14 causes the first
Output 1 of general-purpose register 15 specified as operand
07 is stored in the first operand register 19 of the address translation stage.
さらに、物理アドレスレジスタ２０の出力１１２が、キ
ャッシュ回路２１に与えられ、第２オペランドデータ１
１３として、第２オペランドレジスタ２３に格納される
。また、物理アドレスレジスタ２０の出力１１２は、ア
ドレス変換ステージの物理アドレスレジスタ３７に格納
される。Furthermore, the output 112 of the physical address register 20 is given to the cache circuit 21, and the second operand data 1
13 and is stored in the second operand register 23. The output 112 of the physical address register 20 is also stored in the physical address register 37 of the address translation stage.
アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８により、物理ア
ドレス１１０に変換される。物理アドレス変換回路３８
は、物理アドレス１１０とアドレス変換ステージの物理
アドレスレジスタ３７の出力２１２とを比較し、比較結
果２１３を出力する。比較結果２１３が一致を示してい
れば、汎用レジスタ１５は、アドレス変換ステージの第
１オペランドレジスタ１９の出力１１１と第２オペラン
ドレジスタ２３の出力１１５との演算結果１１７を格納
し、１命令の処理が終了する。In the address translation stage, the logical address register 17
The output 109 of is converted into a physical address 110 by the address conversion circuit 18. Physical address conversion circuit 38
compares the physical address 110 with the output 212 of the physical address register 37 of the address translation stage, and outputs a comparison result 213. If the comparison result 213 indicates a match, the general-purpose register 15 stores the operation result 117 of the output 111 of the first operand register 19 of the address translation stage and the output 115 of the second operand register 23, and processes one instruction. ends.
不一致を示していれば、命令アドレスレジスタ１０、命
令レジスタ１４、汎用レジスタ１５、および論理アドレ
スレジスタ１７の更新動作は全て抑止されるとともに、
第２の選択回路３６は、その出力２１１として物理アド
レス１１０を選択し、物理アドレスレジスタ２０に格納
させる。また比較結果２１３はＤタイプフリップフロッ
プ３つに格納される。If a mismatch is indicated, the update operations of the instruction address register 10, instruction register 14, general-purpose register 15, and logical address register 17 are all inhibited, and
The second selection circuit 36 selects the physical address 110 as its output 211 and stores it in the physical address register 20. Further, the comparison result 213 is stored in three D type flip-flops.
そして、次のサイクルで、物理アドレスレジスタ２０の
出力１１２が、キャッシュ回路２１に与えられ、第２オ
ペランドデータ１１３として、第２オペランドレジスタ
２３に格納されると同時に、物理アドレスレジスタ２０
の出力１１２は、アドレス変換ステージの物理アドレス
レジスタ３７に格納される。また、Ｄタイプフリップフ
ロップ３９の出力２１４により、オペランドアドレス行
列３１に、物理アドレスレジスタ２０の出力Ｈ２の中の
物理ページアドレスとキャッシュアクセスステージ命令
レジスタ５２の出力２１９中のアドレス計算汎用レジス
タ番号および変位とが、格納される。Then, in the next cycle, the output 112 of the physical address register 20 is given to the cache circuit 21 and stored in the second operand register 23 as the second operand data 113.
The output 112 of is stored in the physical address register 37 of the address translation stage. The output 214 of the D-type flip-flop 39 also adds to the operand address matrix 31 the physical page address in the output H2 of the physical address register 20 and the address calculation general purpose register number and displacement in the output 219 of the cache access stage instruction register 52. is stored.
さらに次のサイクルで、アドレス変換ステージを再び行
い、今度は、物理アドレス比較回路３８の出力２１３か
一致を示すので、命令処理が終了する。Furthermore, in the next cycle, the address conversion stage is performed again, and this time, the output 213 of the physical address comparison circuit 38 indicates a match, so that the instruction processing is completed.
発明の詳細
な説明したように本発明は、過去に実行したことのある
命令のオペランドアドレスをオペランドアドレス行列に
格納しておくことで、オペランドアドレス計算ステージ
とキャッシュアクセスステージ、アドレス変換ステージ
と演算ステージの同時実行を可能にするため、命令の実
行効率が平均的に従来よりも高くなるという効果がある
。DETAILED DESCRIPTION OF THE INVENTION As described above, the present invention stores the operand addresses of instructions that have been executed in the past in an operand address matrix, so that the operand address calculation stage, the cache access stage, the address translation stage, and the calculation stage This has the effect of making the execution efficiency of instructions higher on average than before.
第１図は本発明の一実施例を示す図、第２図は従来の情
報処理装置を示す図である。
主要部分の符号の説明
１０・・・・・・命令アドレスレジスタ１１・・・・・
・命令取出回路
１２・・・・・・命令語長生成回路
１３・・・・・・命令アドレス更新回路１４・・・・・
・命令レジスタ
１５・・・・・・汎用レジスタ
１６・・・・・・オペランドアドレス計算回路１７・・
・・・・論理アドレスレジスタ１８・・・・・・アドレ
ス変換回路
１つ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ
２０・・・・・・物理アドレスレジスタ２１・・・・・
・キャッシュ回路
２３・・・・・・第２オペランドレジスタ２５・・・・
・・演算回路
３０・・・・・・命令アドレス行列
３１・・・・・・オペランドアドレス行列８２、３３・
・・・・・比較回路
３４・・・・・・ヒツト判定回路
３５・・・・・・第１の選択回路
３６・・・・・・第２の選択回路
３７・・・・・・アドレス変換ステージ物理アドレスレ
ジスタ
３８・・・・・・物理アドレス変換回路３９・・・・・
・Ｄタイプフリップフロップ５２・・・・・・キャッシ
ュアクセスステージの第１オペランドレジスタ
５４・・・・・・第１オペランドレジスタ６０・・・・
・・ページ内アドレス計算回路６１・・・・・・アドレ
ス変換ステージ命令レジスタ
６２・・・・・・キャッシュアクセス
ステージ命令レジスタ
ＩＯｌ・・・・・・命令アドレスレジスタ１０の出力１
０２・・・・・・命令語
１０３・・・・・・命令語長
１０４・・・・・・命令更新アドレス
１０５・・・・・・命令レジスタ１４の出力Ｉ０６・・
・・・・アドレス計算用汎用レジスタ１５の出力
１０７・・・・・・第１オペランド用汎用レジスタ１５
の出力
１０ｇ・・・・・・オペランドアドレス計算結果１０９
・・・・・・論理アドレスレジスタ１７の出力１１０・
・・・・・物理アドレス
Ｕｔ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ１９の出力
１１２・・・・・・物理アドレスレジスタ２０の出力１
１３・・・・・・第２オペランドデータ１１４・・・・
・・キャッシュアクセスステージの第１オペランドレジ
スタ５２の出力
１１５・・・・・・第２オペランドレジスタ２３の出力
１１６・・・・・・第１オペランドレジスタ５４の出力
１７
０１
０２
２０３．２０４
・・・・・・演算結果
・・・・・・命令アドレスレジスタ
１０の上位出力
・・・・・・命令アドレスレジスタ
１０の下位出力
・・・・・・命令アドレス行列メモリ
のコンパートメント出力
２０５．２０６・・・・・・比較回路出力２０７・・・
・・・コンパートメント選択信号２０８．２０９・・・
・・オペランドアドレス行列メモリのコンパートメント
出力
２１０・・・・・・第１の選択回路３５の出力（汎用レ
ジスタフィールド）
２１１・・・・・・第２の選択回路２６の出力２１２・
・・・・・アドレス変換ステージ物理アドレスレジスタ
３７の出力
２１３・・・・・・物理アドレス比較回路３８の出力２
１４・・・・・・第１の選択回路３５の出力（変位フィ
ールド）
２１５・・・・・・第１の選択回路３５の出力（物理ペ
ージアドレスフィールド）
２１Ｂ・・・・・・第１の選択回路３５の出力で指定さ
れる汎用レジスタ１５の出力FIG. 1 is a diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional information processing apparatus. Explanation of symbols of main parts 10...Instruction address register 11...
- Instruction fetch circuit 12...Instruction word length generation circuit 13...Instruction address update circuit 14...
・Instruction register 15...General-purpose register 16...Operand address calculation circuit 17...
...Logical address register 18...One address translation circuit...First operand register 20 of address translation stage...Physical address register 21...
- Cache circuit 23... Second operand register 25...
...Arithmetic circuit 30...Instruction address matrix 31...Operand address matrix 82, 33...
... Comparison circuit 34 ... Hit judgment circuit 35 ... First selection circuit 36 ... Second selection circuit 37 ... Address conversion Stage physical address register 38...Physical address conversion circuit 39...
- D type flip-flop 52... First operand register 54 of cache access stage... First operand register 60...
... In-page address calculation circuit 61 ... Address conversion stage instruction register 62 ... Cache access stage instruction register IOl ... Output 1 of instruction address register 10
02...Instruction word 103...Instruction word length 104...Instruction update address 105...Output of instruction register 14 I06...
... Output 107 of general-purpose register 15 for address calculation ... General-purpose register 15 for first operand
Output 10g...Operand address calculation result 109
...Output 110 of logical address register 17
... Physical address Ut ... Output 112 of the first operand register 19 of the address translation stage ... Output 1 of the physical address register 20
13... Second operand data 114...
... Output 115 of the first operand register 52 of the cache access stage ... Output 116 of the second operand register 23 ... Output 17 of the first operand register 54 01 02 203.204 ... ...Arithmetic result... Upper output of instruction address register 10... Lower output of instruction address register 10... Compartment output 205, 206 of instruction address matrix memory... ...Comparison circuit output 207...
...Compartment selection signal 208.209...
... Compartment output of operand address matrix memory 210 ... Output of first selection circuit 35 (general-purpose register field) 211 ... Output 212 of second selection circuit 26
...Output 213 of address conversion stage physical address register 37 ...Output 2 of physical address comparison circuit 38
14... Output of the first selection circuit 35 (displacement field) 215... Output of the first selection circuit 35 (physical page address field) 21B... Output of the first selection circuit 35 Output of general-purpose register 15 specified by output of selection circuit 35
Claims (1)
有し仮想記憶方式を採用した情報処理装置において、前
記命令取出ステージにおいて、命令アドレスにより索引
される命令アドレス行列記憶手段と、前記命令アドレス
により索引されるオペランドアドレス行列記憶手段と、
前記命令アドレスおよび前記命令アドレス行列記憶手段
からの命令アドレスを比較する比較手段と、この比較手
段での比較結果により前記命令アドレス行列記憶手段に
次に実行すべき命令アドレスが登録されていると判定さ
れた場合、前記オペランドアドレス行列記憶手段からの
物理ページアドレス情報、アドレス生成に用いるレジス
タ情報および変位情報から次に実行すべき命令のオペラ
ンドアドレスを生成するオペランドアドレス生成手段と
、このオペランドアドレス生成手段で生成されたアドレ
スで前記キャッシュアクセスステージの動作を開始する
手段とを含むことを特徴とする情報処理装置。(1) In an information processing device that has an instruction fetching and a cache access stage and employs a virtual memory method, in the instruction fetching stage, an instruction address matrix storage means indexed by an instruction address, and an instruction address matrix storage means indexed by the instruction address operand address matrix storage means;
Comparing means for comparing the instruction address and the instruction address from the instruction address matrix storage means, and determining that the instruction address to be executed next is registered in the instruction address matrix storage means based on the comparison result of the comparison means. operand address generation means for generating an operand address of an instruction to be executed next from the physical page address information from the operand address matrix storage means, register information used for address generation, and displacement information, and this operand address generation means and means for starting the operation of the cache access stage with the address generated by the information processing apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057083A JPH03257627A (en) | 1990-03-08 | 1990-03-08 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057083A JPH03257627A (en) | 1990-03-08 | 1990-03-08 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257627A true JPH03257627A (en) | 1991-11-18 |
Family
ID=13045593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057083A Pending JPH03257627A (en) | 1990-03-08 | 1990-03-08 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257627A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736693A (en) * | 1993-07-15 | 1995-02-07 | Nec Corp | Information processor |
| KR960024919A (en) * | 1994-12-15 | 1996-07-20 | 리 페치 | Computer with register cache |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS60186936A (en) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | Programmable controller |
-
1990
- 1990-03-08 JP JP2057083A patent/JPH03257627A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS60186936A (en) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | Programmable controller |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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