JPH03257619A - Digital arithmetic circuit - Google Patents
Digital arithmetic circuitInfo
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- JPH03257619A JPH03257619A JP2057143A JP5714390A JPH03257619A JP H03257619 A JPH03257619 A JP H03257619A JP 2057143 A JP2057143 A JP 2057143A JP 5714390 A JP5714390 A JP 5714390A JP H03257619 A JPH03257619 A JP H03257619A
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- 238000004364 calculation method Methods 0.000 description 3
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- 238000013139 quantization Methods 0.000 description 2
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、いわゆるまるめ回路を有するデジタル演算回
路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital arithmetic circuit having a so-called rounding circuit.
従来の技術
デジタル演算回路は、Ｎビットの有限語長よりなる演算
回路により構成されるが、回路規模・動作速度の制約上
、前段の演算結果を次段に伝える際、下位ビットデータ
の切り捨てが行なわれることがある。この時、従来、量
子化誤差の縮小のため第３図に示す様な「まるめ回路」
を演算回路間に挿入している。Conventional technology digital arithmetic circuits are composed of arithmetic circuits with a finite word length of N bits, but due to constraints on circuit scale and operating speed, lower bit data must be truncated when transmitting the arithmetic results of the previous stage to the next stage. Sometimes it is done. At this time, conventionally, a "rounding circuit" as shown in Figure 3 was used to reduce quantization errors.
is inserted between the arithmetic circuits.
第３図は、７ビツト出力の演算回路と、５ビツト入力の
演算回路間に使用されるまるめ回路の例である。FIG. 3 is an example of a rounding circuit used between a 7-bit output arithmetic circuit and a 5-bit input arithmetic circuit.
１はａｌｌｉ〜ａｌＯの７ビツトの出力を持つ演算回路
Ａであり、２はｂ２４〜ｂ２０の５ビツトの入力を持つ
演算回路Ｂである。３は演算回路１と演算回路２の間に
おいて、量子化誤差削減のために挿入された「まるめ」
を行なうデジタル演算回路（以下まるめ回路と呼ぶ〉。1 is an arithmetic circuit A having a 7-bit output from alli to alO, and 2 is an arithmetic circuit B having a 5-bit input from b24 to b20. 3 is a "rounding" inserted between arithmetic circuit 1 and arithmetic circuit 2 to reduce quantization error.
A digital arithmetic circuit (hereinafter referred to as a rounding circuit) that performs the following.
まるめ回路３は、全加算器４〜８により構成される。全
加算器４〜８の八入力であるＭａｒｓ〜ＭａｌＯは、演
算回路１の７ビツトの出力であるａ１６〜ａｌＧのうち
、上位５ビツトのａＩ６〜ａＩ２が信号線９により接続
される。全加算器４〜８のＢ入力であるＭｂ１６〜Ｍｂ
ｌＯは、グランドに接続される。全加算器８のキャリー
入力は、演算回路１の出力ａ１６〜ａｌｏのうち、下位
から２ビツト目であるａｌｌと信号線１０により接続さ
れる。演算回路１の出力ａｌＧ〜ａｌｏのうち、最下位
ビットであるａｌＯの信号線１１はどこにも接続されな
い。The rounding circuit 3 is composed of full adders 4-8. Among the 8 inputs Mars to MalO of the full adders 4 to 8, the higher 5 bits aI6 to aI2 of the 7 bit outputs a16 to alG of the arithmetic circuit 1 are connected by a signal line 9. Mb16 to Mb which are B inputs of full adders 4 to 8
IO is connected to ground. The carry input of the full adder 8 is connected to all, which is the second bit from the lowest among the outputs a16 to alo of the arithmetic circuit 1, by a signal line 10. Among the outputs alG to alo of the arithmetic circuit 1, the signal line 11 of alO, which is the least significant bit, is not connected to anything.
全加算器４〜８のサム出力であるＭＳ＋４〜ＭＳ１．は
、演算回路２の入力であるｂ１４〜ｂｌＯと信号線１２
により接続される。MS+4 to MS1 . which are the sum outputs of full adders 4 to 8; are the inputs b14 to blO of the arithmetic circuit 2 and the signal line 12
Connected by
以下に第３図に示した従来例の動作について説明する。The operation of the conventional example shown in FIG. 3 will be explained below.
いま演算回路ｌの出力であるａＩ６〜ａｌＯで表わす二
進数Ａ＋の値がＡＩ＝０００００００（２）→Ａ１＝０
０００００１ｕ＋→Ａ＋＝ＯＯＯＯＯ１０（２）→Ａ＋
＝ＯＯＯＯＯＩ Ｌ２）→Ａ ｌ−００００１００（
２）と変わった時、まるめ回路３においては、Ａ１＋０
＋ａ＋＋なる演算が行なわれ、その結果、信号線１２よ
り演算回路２の入力ｂ１４〜ｂｌＯに入力される信号は
、二進数で表わせばＢ＋＝ ＯＯＯ００（２）→ＢＩ−
０００００（２）→Ｂ１＝００００１ｕ、→Ｂｌ＝ＯＯ
ＯＯ１（２）→Ｂ＋００００１（２）と変化する。Now, the value of the binary number A+ expressed by aI6 to alO, which is the output of the arithmetic circuit l, is AI=0000000(2)→A1=0
000001u+→A+=OOOOOO10(2)→A+
=OOOOOOI L2)→A l-0000100(
2), in round circuit 3, A1+0
The calculation +a++ is performed, and as a result, the signal input from the signal line 12 to the inputs b14 to blO of the calculation circuit 2 is expressed in binary as B+= OOO00(2) → BI-
00000(2)→B1=00001u,→Bl=OO
It changes from OO1(2) to B+00001(2).
ここで、Ａ１と８１との間に、Ａ＋の下位２ビツトが０
０．０１の時Ｂ１の値はＡ１の下位２ビツトを切り捨て
た値になり、Ａ１の下位２ビツトが１０．１１の時Ｂ１
の値は、Ａ１の下位２ビツトを切り上げした値になる関
係が威り立つ。すなわち、Ｂ１の値は、Ａ１を四捨五入
した値になっている。Here, between A1 and 81, the lower two bits of A+ are 0.
When the value is 0.01, the value of B1 is the value obtained by cutting off the lower 2 bits of A1, and when the lower 2 bits of A1 are 10.11, the value of B1 is
The value of A1 is the value obtained by rounding up the lower two bits of A1. That is, the value of B1 is a value obtained by rounding off A1.
発明が解決しようとする課題
以上述べた従来の構成においては、たとえばある長い期
間において演算回路１の出力ａｌＧ〜ａｌＯの表わす値
がＡ＋−０’ＯＯＯＯＯ１であった場合、演算回路２の
入力ｂ１４〜ｂｌＯの表わす値Ｂ２−０ＯＯＯＯのまま
であるため、誤差が蓄積される。Problems to be Solved by the Invention In the conventional configuration described above, for example, if the value represented by the outputs alG to alO of the arithmetic circuit 1 is A+-0'OOOOOO1 during a certain long period, the inputs b14 to b14 of the arithmetic circuit 2 Since the value represented by blO remains B2-0OOOO, errors are accumulated.
課題を解決するための手段
本発明のデジタル演算回路は、前段のＮビット出力を持
つ演算回路の出力を入力とするＮビットの全加算器群と
、次段の演算回路の入力ビツト数をＭとした場合、（Ｎ
−Ｍ）ビットのフリップフロップ群を有する。Means for Solving the Problems The digital arithmetic circuit of the present invention includes a group of N-bit full adders whose input is the output of an arithmetic circuit having an N-bit output in the previous stage, and a group of N-bit full adders whose input bits are M in the number of input bits of the arithmetic circuit in the next stage. If (N
- M) bits of flip-flops.
前記フリップフロップ群は、前記全加算器群の下位（Ｎ
−Ｍ）ビットの出力信号をＩクロック間遅延させた後、
入力となった全加算器群の一方の入力に出力する。The flip-flop group is a lower order (N
- After delaying the output signal of the M) bit by I clocks,
Outputs to one input of the input full adder group.
次段演算回路へは、前記全加算器群の上位Ｍビット出力
が入力される。The upper M bit outputs of the full adder group are input to the next stage arithmetic circuit.
作用
以上の構成にすることにより、下位ビットデータの平均
値を上位ビットに加えることによって、下位ビットの切
り捨て、切り上げにより蓄積される誤差を軽減すること
ができる。With the above-described configuration, the average value of the lower bit data is added to the upper bits, thereby reducing errors accumulated due to rounding down or rounding up the lower bits.
実施例
つぎに、本発明を図面に示した実施例を用いて説明する
。Embodiments Next, the present invention will be explained using embodiments shown in the drawings.
第１図に本発明の一実施例である、７ビツト入力・５ビ
ツト出力のまるめ回路を使用したデジタル演算回路を示
す。FIG. 1 shows a digital arithmetic circuit using a 7-bit input/5-bit output rounding circuit, which is an embodiment of the present invention.
第１図において、１３が７ビツトの出力２２Ｇ〜ａ２０
をもつ演算回路Ａであり、１４が５ビツトの入力ｂ２４
〜ｂ２０をもつ演算回路Ｂであり、１５がまるめ回路で
ある。In Figure 1, 13 is the 7-bit output 22G~a20
is an arithmetic circuit A with 14 being a 5-bit input b24.
-b20 is an arithmetic circuit B, and 15 is a rounding circuit.
まるめ回路１５は、全加算器１６〜２２とフリップフロ
ップ２３．２４により構成されている。The rounding circuit 15 is composed of full adders 16 to 22 and flip-flops 23 and 24.
演算回路１３の出力ａ２６〜ａ２０は、全加算器１６〜
２２のＡ入力Ｍａ２６〜Ｍａ２ｏに信号線２５により接
続される。全加算器１６〜２２の出力のうち、上位５ビ
ツトの出力Ｍｓ２６〜Ｍｓ２２は、信号線２６により、
演算回路１４の入力ｂ２４〜ｂ２０に接続される。全加
算器１６〜２２のうち、下位２ビツトの出力は、信号線
２７によりフリップフロップ２３．２４に接続される。The outputs a26 to a20 of the arithmetic circuit 13 are sent to the full adders 16 to
22 A inputs Ma26 to Ma2o by a signal line 25. Among the outputs of the full adders 16 to 22, the outputs of the upper five bits Ms26 to Ms22 are transmitted by the signal line 26.
It is connected to inputs b24 to b20 of the arithmetic circuit 14. Outputs of the lower two bits of the full adders 16 to 22 are connected to flip-flops 23 and 24 by a signal line 27.
全加算器１６〜２２のうち、上位５ビツトの全加算器１
６〜２０のＢ入力は、グランドに接続される。全加算器
１６〜２２のうち、下位２ビツトの全加算器２１．２２
のＢ入力は、信号線２８により、フリップフロップ２３
の出力と接続される。Among the full adders 16 to 22, the upper 5 bit full adder 1
B inputs 6-20 are connected to ground. Among the full adders 16 to 22, the lower 2 bit full adders 21 and 22
The B input of the flip-flop 23 is connected to the flip-flop 23 by the signal line 28.
connected to the output of
以下に、本実施例の動作について説明する。The operation of this embodiment will be explained below.
いま第２図に示す様に、演算回路１３の出力ａ２６〜ａ
２ｏの値がＡ２＝００００００１（２＞であった時、全
加算器１６〜２２の出力ＭＳ２６〜ＭＳ２０の値は、Ｍ
ｓ ２ ＝ ００００００１ →Ｍ ｓ ２ ＝００
０００１０−”Ｍｓ２＝ＯＯＯＯＯ１１−Ｍｓ２−００
０００１００−４−Ｍｓｔ＝００００００１と変化する
。この結果演算回路１４の入力ｂ２４〜ｂ２Ｇの値は、
Ｂ２＝ ０００００（２）→Ｂ２０００００（２）→Ｂ
２＝ ０００００（２）→Ｂ２差の少ないデジタル演算
回路を実現できる。As shown in FIG. 2, the outputs a26 to a of the arithmetic circuit 13
When the value of 2o is A2=0000001 (2>), the values of the outputs MS26 to MS20 of the full adders 16 to 22 are M
s 2 = 0000001 →M s 2 =00
00010-”Ms2=OOOOOO11-Ms2-00
It changes as 000100-4-Mst=0000001. As a result, the values of inputs b24 to b2G of the calculation circuit 14 are as follows:
B2= 00000(2)→B200000(2)→B
2=00000(2)→B2 A digital arithmetic circuit with little difference can be realized.
また、本発明のデジタル演算回路は、ＭＯＳ型・バイポ
ーラ型等のいかなる種類のデジタル回路にも適用できる
ことは明白である。Furthermore, it is clear that the digital arithmetic circuit of the present invention can be applied to any type of digital circuit such as MOS type or bipolar type.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は動作を示すタイミング図、第３図は従来例の構成
を示すブロック図である。
１．２・・・・・・演算回路、３，１５・・・・・・ま
るめ回路、４〜８・・・・・・全加算器、１３．１４・
・・・・・演算回路、１６〜２２・・・・・・全加算器
、２３．２４・・・・・・フリップフロップ。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation, and FIG. 3 is a block diagram showing the configuration of a conventional example. 1.2... Arithmetic circuit, 3, 15... Rounding circuit, 4-8... Full adder, 13.14.
...Arithmetic circuit, 16-22...Full adder, 23.24...Flip-flop.
Claims (1)
、Ｍ個（Ｍ＜Ｎ）の入力を持つ第二の演算回路と、（Ｎ
−Ｍ）個のフリップフロップ回路とを有し、前記全加算
器はそれぞれ２つの入力とキャリー入力とキャリー出力
とサム出力とを有し、そのキャリー出力とキャリー入力
によって直列に接続され、初段から連続したＭ個の前記
全加算器については前記２つの入力のうち、第一の入力
はそれぞれ前記第一の演算回路の出力に接続され、第二
の入力は共通して固定値が与えられ、前記サム出力はそ
れぞれ前記第二の演算回路の入力に接続され、残りの前
記全加算器については第一の入力はそれぞれ前記第一の
演算回路の出力に接続され、第二の入力は前記フリップ
フロップ回路のそれぞれの出力が与えられ、前記サム出
力はそれぞれ前記フリップフロップ回路の入力に接続さ
れているデジタル演算回路。A first arithmetic circuit having N outputs, N full adders, a second arithmetic circuit having M inputs (M<N), (N
- M) flip-flop circuits, each of the full adders having two inputs, a carry input, a carry output, and a sum output, which are connected in series by the carry output and the carry input, and are connected in series from the first stage to the first stage. For the M consecutive full adders, among the two inputs, the first inputs are respectively connected to the output of the first arithmetic circuit, and the second inputs are commonly given a fixed value, The sum outputs are respectively connected to the inputs of the second arithmetic circuit, the first inputs of the remaining full adders are respectively connected to the outputs of the first arithmetic circuit, and the second inputs are connected to the inputs of the flip-flop. a digital arithmetic circuit, to which respective outputs of the flip-flop circuits are applied, and the sum outputs are respectively connected to inputs of the flip-flop circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057143A JPH03257619A (en) | 1990-03-08 | 1990-03-08 | Digital arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057143A JPH03257619A (en) | 1990-03-08 | 1990-03-08 | Digital arithmetic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257619A true JPH03257619A (en) | 1991-11-18 |
Family
ID=13047354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057143A Pending JPH03257619A (en) | 1990-03-08 | 1990-03-08 | Digital arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257619A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169627A (en) * | 1987-12-25 | 1989-07-04 | Toshiba Corp | Highly accurate adding device |
-
1990
- 1990-03-08 JP JP2057143A patent/JPH03257619A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169627A (en) * | 1987-12-25 | 1989-07-04 | Toshiba Corp | Highly accurate adding device |
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