JPH03250351A - Computer device - Google Patents
Computer deviceInfo
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- JPH03250351A JPH03250351A JP2048539A JP4853990A JPH03250351A JP H03250351 A JPH03250351 A JP H03250351A JP 2048539 A JP2048539 A JP 2048539A JP 4853990 A JP4853990 A JP 4853990A JP H03250351 A JPH03250351 A JP H03250351A
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- 238000010586 diagram Methods 0.000 description 6
- 208000035541 Device inversion Diseases 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、コンピュータと、このコンピュータを共有す
る複数の入出力装置とを含むコンピュータ装置に関し、
入出力装置のそれぞれにアドレス信号とその反転信号と
をデータとしてコンビュコタに返送する回路を備え、コ
ンピュータで、入出力装置から返送されたデータより選
択された入出力装置の正当性を判定し、制御出力を生じ
ることにより、誤って他の入出力装置にデータが出力さ
れないようにしたものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a computer device including a computer and a plurality of input/output devices that share this computer.
Each of the input/output devices is equipped with a circuit that sends the address signal and its inverted signal back to Combucota as data, and the computer determines the validity of the selected input/output device based on the data returned from the input/output device and controls it. By generating an output, data is prevented from being accidentally output to other input/output devices.
〈従来の技術〉
第５図はこの種のコンピュータ装置のブロック図を示す
図で、１はコンピュータ、２１〜２ｎは複数ｎの入出力
装置である。入出力装置２１〜２ｎのそれぞれは、パス
ライン３を介してコンピュータ１に共通に接続されてお
り、コンビ二−タ１からアドレス、データ及びコントロ
ールの各信号が与えられて、データ読み出し及び書き込
みの動作が行なわれる。<Prior Art> FIG. 5 is a block diagram of this type of computer device, in which 1 is a computer and 21 to 2n are a plurality of n input/output devices. Each of the input/output devices 21 to 2n is commonly connected to the computer 1 via a path line 3, and receives address, data, and control signals from the combinator 1 to read and write data. An action is taken.
〈発明が解決しようとする課題〉
しかしながら、第５図に示す構成では、本来、選択され
るべきであった入出力装置を誤り、異なる入出力装置に
データが与えわらでしまうような異常状態を防止するこ
とがてきない。<Problems to be Solved by the Invention> However, with the configuration shown in FIG. It cannot be prevented.
そこで、本発明の課題は、誤って他の入出力装置にデー
タが出力されないようにしたコンピュータ装置を提供す
ることである。Therefore, an object of the present invention is to provide a computer device that prevents data from being erroneously output to other input/output devices.
〈課題を解決するための手段〉
上述する課題解決のため、本発明は、コンピュータと、
このコンピュータを共有する複数の入出力装置とを含む
コンピュータ装置であって、
前記入出力装置のそれぞれは、前記コンピュータから与
えられた自己のアドレス信号とその反転信号とを、デー
タとして、前記コンピュータに返送する回路を有してお
り、
前記コンピュータは、前記入出力装置から返送されたデ
ータより、選択された入出力装置の正当性を判定して制
御出力を生じること
を特徴とする。<Means for Solving the Problems> In order to solve the above-mentioned problems, the present invention provides a computer,
A computer device including a plurality of input/output devices that share the computer, each of the input/output devices transmitting its own address signal given from the computer and its inverted signal as data to the computer. It has a return circuit, and the computer determines the validity of the selected input/output device based on the data returned from the input/output device and generates a control output.
く作用〉
入出力装置のそれぞれは、コンピュータから与えられた
アドレス信号とその反転信号とを、データとして、コン
ピュータに返送する。コンピュータは、入出力装置に供
給したデータと、返送されてくるデータとを照合し、自
己の指定した入出力装置と、選択された入出力装置とを
識別することができる。Function> Each of the input/output devices sends an address signal given from the computer and its inverted signal back to the computer as data. The computer can identify the input/output device designated by itself and the selected input/output device by comparing the data supplied to the input/output device with the data sent back.
自己の指定したアドレスと、返送されてくるデータとが
異なる場合は、制御出力を生しない。If the address specified by itself is different from the data returned, no control output is generated.
従って、誤った入出力装置の選択により、誤ったデータ
が出力されることがなくなる。Therefore, incorrect data will not be output due to selection of an incorrect input/output device.
〈実施例〉
第１図は本発明に係るコンピュータ装置の要部における
構成を概念的に示すブロック図である。<Embodiment> FIG. 1 is a block diagram conceptually showing the configuration of main parts of a computer device according to the present invention.
この例では、複数ｎ備えられる入出力装置２１〜２ｎの
うちの、入出力装置２１を代表的に示しである。他の図
示されない入出力装置２２〜２ｎ（第５図参照）も、同
様の構成となる。入出力装置２１は、本来の入出力回路
２１１の他に、コンピュータ１ （以下ＣＰＵＩと称す
る）から与えられたアドレス信号とその反転信号とを、
データとして、ＣＰＵ１に返送する回路を有している。In this example, the input/output device 21 is representatively shown among a plurality of n input/output devices 21 to 2n. Other input/output devices 22 to 2n (see FIG. 5), which are not shown, also have a similar configuration. In addition to the original input/output circuit 211, the input/output device 21 receives an address signal and its inverted signal given from the computer 1 (hereinafter referred to as CPUI).
It has a circuit that returns data to the CPU 1.
この回路は、返送回路２１２．２１３、比較回路２１４
及びデコーダ２１５等を備えて構成されている。This circuit includes return circuits 212 and 213, comparison circuit 214
and a decoder 215, etc.
返送回路２１２．２１３はパスライン診断用として備え
られている。返送回路２１２．２１３はパスライン３か
らライン３１を通して入出力装置を指定するデバイスア
ドレス信号が供給されている。返送回路２１２．２１３
の出力は、ライン３３を経由してパスライン３に導かれ
、パスライン３からＣＰＵＩに入力される。返送回路２
１２の出力はデバイスアドレス信号であり、返送回路２
１３の出力はデバイスアドレス信号の反転データとして
与えられる。返送回路２１２．２１３にはデコーダ２１
７から入力デバイス選択信号Ｃ１及びＣ８がそれぞれ与
えられている。Return circuits 212 and 213 are provided for pass line diagnosis. The return circuits 212 and 213 are supplied with a device address signal specifying an input/output device from the path line 3 through the line 31. Return circuit 212.213
The output of is led to the path line 3 via the line 33, and is input from the path line 3 to the CPUI. Return circuit 2
The output of 12 is a device address signal, and the output of return circuit 2
The output of 13 is given as inverted data of the device address signal. The return circuits 212 and 213 include a decoder 21
Input device selection signals C1 and C8 are applied from 7 to 7, respectively.
比較回路２１４はパスライン３を介して得られたデバイ
スアドレス信号の上位ビットと、入出力装置２１自体が
有するユニット番号とを比較し、その結果をデコーダ２
１５に供給する。この出力指示は、ＣＰＵＩによる入出
力装置２１の選択または非選択を意味する。The comparison circuit 214 compares the upper bits of the device address signal obtained via the path line 3 with the unit number of the input/output device 21 itself, and sends the result to the decoder 2.
15. This output instruction means selection or non-selection of the input/output device 21 by the CPUI.
デコーダ２１５は、比較回路２１４から与えられたデー
タと、パスライン３を介して得られたアドレス信号の下
位ビット及びコントロール信号を解読して、人力デバイ
ス選択信号Ｃ１〜Ｃ８を出力する。人力デバイス選択信
号Ｃ１及びＣ８が返送回路２１２．２１３に供給される
ことは前述した通りである。また、デコーダ２１５は人
力データ取込信号０２〜Ｃ７及び出力デバイス出力タイ
ミング信号ＤＩ〜Ｄ８を入出力回路２１１に与える。The decoder 215 decodes the data applied from the comparison circuit 214, the lower bits of the address signal obtained via the pass line 3, and the control signal, and outputs human device selection signals C1 to C8. As described above, the human device selection signals C1 and C8 are supplied to the return circuits 212 and 213. Further, the decoder 215 provides the input/output circuit 211 with the human data acquisition signals 02 to C7 and the output device output timing signals DI to D8.
第２図は入出力装置２１〜２ｎのＩ１０マツプの例を示
す図で、前述の人力デバイス選択信号Ｃ３及びＣ８は、
第２図中に示されたデバイスアドレス（Ｃ８）及びデバ
イス反転アドレス（Ｃ８）に対応し、出力デバイス出力
タイミング信号り、〜Ｄ８は出力データ１〜６に対応し
ている。入出力装置２１〜２ｎにおけるフォーマットは
、第２図のＩ１０マツプに従って構成される。第３図に
入出力装置２１のフォーマットの１例を示し、第４図に
入出力装置２２のフォーマットの１例を示している。第
３図において、上位ビット［１１１１００００］は入出
力装置２１を指示する符号、次の［００００１］は入出
力装置２１を選択する符号であり、最下位の［０００］
または［１１１］は人力デバイス選択信号ＣＩ または
Ｃ６にそれぞれ対応している。返送される符号は、ユニ
ット番号と人力デバイス選択信号ｃ１及びＣａである。FIG. 2 is a diagram showing an example of the I10 map of the input/output devices 21 to 2n, and the aforementioned human device selection signals C3 and C8 are
Corresponding to the device address (C8) and device inversion address (C8) shown in FIG. 2, the output device output timing signal ~D8 corresponds to output data 1-6. The formats in the input/output devices 21-2n are configured according to the I10 map shown in FIG. FIG. 3 shows an example of the format of the input/output device 21, and FIG. 4 shows an example of the format of the input/output device 22. In FIG. 3, the upper bit [11110000] is a code that designates the input/output device 21, the next [00001] is a code that selects the input/output device 21, and the lowest bit [000]
Or [111] corresponds to the human device selection signal CI or C6, respectively. The returned codes are the unit number and the human device selection signals c1 and Ca.
人力デバイス選択信号Ｃ６は人力デバイス選択信号Ｃ１
の反転符号となる。The human-powered device selection signal C6 is the human-powered device selection signal C1.
becomes the inverted sign of .
！４図に示すフォマットも同様であるが、符号構成が第
３図の場合と異なり、［０００１０］となっている。従
って、返送されるデータから入出力装置２１または２２
の別を判定することができる。図示は省略したが、他の
入出力装置２３〜２ｎも同様のフォーマットとなる。! The format shown in FIG. 4 is the same, but the code structure is different from that in FIG. 3, and is [00010]. Therefore, from the returned data, the input/output device 21 or 22
It is possible to determine the difference between Although not shown, the other input/output devices 23 to 2n also have a similar format.
ＣＰＵ １から入出力装置２１に信号が与えられた場合
、入出力装置２１は、比較回路２１４において自己のユ
ニット番号メＦＯＯ８〜メＦＯＯＦの上位ビットを、Ｃ
ＰＵＩから与えられた信号中のアドレス符号の上位ビッ
トと比較し、一致したときにデコーダ２１５が有効とな
る。When a signal is given from the CPU 1 to the input/output device 21, the input/output device 21 converts the upper bits of its own unit numbers ``FOO8'' to ``FOOF'' into the C
It is compared with the upper bits of the address code in the signal given from the PUI, and when they match, the decoder 215 becomes valid.
デコーダ２１５は、比較回路２１４から許可が与えられ
ると、パスライン３からライン３１を経て供給されたデ
バイスアドレス信号の下位ビット及びライン３２を経て
供給されたコントロール信号とより、入力デバイス選択
信号０１〜Ｃ８または出力タイミング信号り、−Ｄ、ｌ
を出力する。入力デバイス選択信号Ｃ３〜Ｃ８または出
力タイミング信号Ｄ１〜Ｄ６は返送回路２１２．２１３
及び入出力回路２１１に供給される。When permission is given from the comparison circuit 214, the decoder 215 receives the input device selection signals 01 to 01 through the lower bits of the device address signal supplied from the path line 3 via the line 31 and the control signal supplied via the line 32. C8 or output timing signal -D, l
Output. Input device selection signals C3 to C8 or output timing signals D1 to D6 are sent to return circuits 212 and 213.
and is supplied to the input/output circuit 211.
返送回路２１２は、パスライン３からライン３１を経由
して供給されたアドレスと、デコーダ２１５から与えら
れる入力デバイス選択信号ＣＩとより、［００００１］
を、ライン３３及びパスライン３を介して、ＣＰＵＩに
返送する。返送回路２１３は、パスライン３からライン
３・１を経由して供給されたアドレスと、デコーダ２１
５から与えられる入力データ取込信号Ｃ２とより、［０
０００１０００］の反転符号を、ライン３３及びパスラ
イン３を介して、ＣＰＵＩに返送する。The return circuit 212 uses the address supplied from the path line 3 via the line 31 and the input device selection signal CI given from the decoder 215 to output [00001].
is sent back to the CPUI via line 33 and pass line 3. The return circuit 213 receives the address supplied from the path line 3 via the line 3.1 and the decoder 21.
[0
0001000] is sent back to the CPUI via line 33 and path line 3.
ＣＰＵＩは、入出力装置２１のデバイスＣ１を指定する
アドレスを読み出し、返送されてくるデータと照合し、
自己の指定したアドレスと実際に選択された入出力装置
２１とを識別すると共に、入出力装置２１のデバイスＣ
６を指定するアドレスを読み出し、返送されてくるデー
タを反転して照合し、自己の指定したアドレスと実際に
選択された入出力装置２１とを識別する。そして、それ
が正当であるときは、制御出力を入出力装置２１の入出
力回路２１１に供給する。この場合、入力データ取込信
号０２〜Ｃ２及び出力データの出力タイミング信号Ｄ１
〜Ｄ６も出力される。The CPUI reads the address specifying the device C1 of the input/output device 21, compares it with the returned data, and
It identifies the address specified by itself and the actually selected input/output device 21, and also identifies the device C of the input/output device 21.
6 is read out, the returned data is inverted and collated, and the address designated by the self and the actually selected input/output device 21 are identified. Then, if it is valid, the control output is supplied to the input/output circuit 211 of the input/output device 21. In this case, input data capture signals 02 to C2 and output timing signal D1 of output data
~D6 is also output.
自己の指定したアドレスと返送されてくるアドレスとが
異なる場合は、ＣＰＵＩは制御出力を生じない。従って
、誤った入出力装置の選択により誤ったデータが出力さ
れることがなくなる。例えば、入出力装置２１のデバイ
スＣＩを指定したのに、返送データが入出力装置２２の
デバイスＣ１を示す［０００１００００］であるときは
、自己の指定したアドレスと返送されたアドレスとが異
なると判定し、制御出力を生じない。If the self-specified address and the returned address are different, the CPUI does not generate a control output. Therefore, incorrect data will not be output due to selection of an incorrect input/output device. For example, if you specify the device CI of the input/output device 21, but the returned data is [00010000] indicating device C1 of the input/output device 22, it is determined that the self-specified address and the returned address are different. and produces no control output.
他の入出力装置２３〜２ｎにおいても、同様の作用か行
なわれる。Similar actions are performed in the other input/output devices 23 to 2n.
〈発明の効果〉
以上述へたように、コンピュータと、このコンピュータ
を共有する複数の入出力装置とを含むコンピュータ装置
であって、入出力装置のそれぞれは、コンピュータから
与えられた自己のアドレス信号とその反転信号とを、デ
ータとして、コンピュータに返送する回路を有しており
、コンピュータは、入出力装置から返送されたデータよ
り、選択された入出力装置の正当性を判定して制御出力
を生じるようになっているので、誤って他の入出力装置
にデータが出力されないようにしたコンピュータ装置を
提供できる。<Effects of the Invention> As described above, a computer device includes a computer and a plurality of input/output devices that share this computer, and each of the input/output devices responds to its own address signal given by the computer. and its inverted signal as data to the computer, and the computer determines the validity of the selected input/output device based on the data returned from the input/output device and outputs the control output. Therefore, it is possible to provide a computer device that prevents data from being erroneously output to other input/output devices.
第１図は本発明に係るコンピュータ装置の要部の構成を
示すブロック図、第２図はＩ ／ ｏマツプを示す図、
第３図及び第４図は入出力装置におけるフォーマツＩ・
を示す図、第５図は従来の一般的なコンピュータ装置の
構成を示す図である。
１・・・コンピュータ
２１〜２ｎ・・・入出力装置
２１１・・・入出力回路
２１２．２１３・・・返送回路
第
図
第
３
図
第
図
メＦＯＩ７
Ｌ回西西鎮１（コ
第
図FIG. 1 is a block diagram showing the configuration of main parts of a computer device according to the present invention, FIG. 2 is a diagram showing an I/O map,
Figures 3 and 4 show Format I and I/O devices in the input/output device.
FIG. 5 is a diagram showing the configuration of a conventional general computer device. 1... Computers 21 to 2n... Input/output devices 211... Input/output circuits 212, 213... Return circuits Figure 3
Claims (1)
数の入出力装置とを含むコンピュータ装置であって、 前記入出力装置のそれぞれは、前記コンピュータから与
えられた自己のアドレス信号とその反転信号とを、デー
タとして、前記コンピュータに返送する回路を有してお
り、 前記コンピュータは、前記入出力装置から返送されたデ
ータより、選択された入出力装置の正当性を判定して制
御出力を生じること を特徴とするコンピュータ装置。(1) A computer device including a computer and a plurality of input/output devices that share this computer, wherein each of the input/output devices receives its own address signal given from the computer and its inverted signal, It has a circuit that sends data back to the computer as data, and the computer determines the validity of the selected input/output device based on the data returned from the input/output device and generates a control output. computer equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048539A JPH03250351A (en) | 1990-02-28 | 1990-02-28 | Computer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048539A JPH03250351A (en) | 1990-02-28 | 1990-02-28 | Computer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250351A true JPH03250351A (en) | 1991-11-08 |
Family
ID=12806174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048539A Pending JPH03250351A (en) | 1990-02-28 | 1990-02-28 | Computer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250351A (en) |
-
1990
- 1990-02-28 JP JP2048539A patent/JPH03250351A/en active Pending
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