JPH03248623A - Successive comparison type a/d converter - Google Patents
Successive comparison type a/d converterInfo
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Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、逐次比較型A/D変換器に関し、さらに詳し
く言えば、比較結果に応じてカウンタのアップ・ダウン
動作を行なうアップ・ダウン制御回路を設けることによ
り、高速化、高精度化した逐次比較型A/D変換器に関
する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial Application Field The present invention relates to a successive approximation type A/D converter, and more specifically, to an up/down converter that performs up/down operations of a counter according to comparison results. The present invention relates to a successive approximation type A/D converter that is faster and more accurate by providing a control circuit.
(ロ)従来の技術
第5図は、従来例に係る逐次比較型A/D変換器を示す
回路図である。(b) Prior Art FIG. 5 is a circuit diagram showing a successive approximation type A/D converter according to a conventional example.
図において、かかるA/D変換器は入力端子(1)に印
加される入力アナログ電圧■1Aと、カウンタ(2)か
ら供給されるデジタル値をD/A変換器(3)でD/A
変換したアナログ電圧とを逐次比較することによりA/
D変換を行なうものである。In the figure, such an A/D converter converts an input analog voltage of 1 A applied to an input terminal (1) and a digital value supplied from a counter (2) into a D/A converter (3).
By successively comparing the converted analog voltage, A/
It performs D conversion.
次に、かかるA/D変換器の動作例を第6図を参照しな
がら、説明する。Next, an example of the operation of such an A/D converter will be explained with reference to FIG.
まず、時間t、でカウンタ(2)はRe5et端子(4
)に“θ″を印加することにより0にリセットされ、D
/A変換器の出力■いは0■になる。First, at time t, the counter (2) is switched to the Re5et terminal (4
) is reset to 0 by applying “θ” to D
/A converter output ■ becomes 0■.
カウンタ(2)はANDゲート(5)からのクロック信
号≠をカウントしD/A変換器の出力V。Aを図のよう
にステップ電圧ΔVずつ階段状に変化する。The counter (2) counts the clock signal ≠ from the AND gate (5) and outputs V from the D/A converter. A is changed stepwise by step voltage ΔV as shown in the figure.
かくして、voAが入力アナログ電圧vIAより大きく
なったとき、比較器の出力は反転しANDゲート(5)
を閉じる。Thus, when voA becomes greater than the input analog voltage vIA, the output of the comparator is inverted and the AND gate (5)
Close.
この時のカウンタ(2)のデジタル出力が入力アナログ
電圧に対応するデジタル値となるのである。The digital output of the counter (2) at this time becomes a digital value corresponding to the input analog voltage.
しかしながら、フルスケールの入力アナログ電圧に対し
てカウンタは“0”からすべての出力が“1”になるま
でカウントしなければならず、変換精度を上げる為にス
テップ電圧ΔVを小さくすると変換時間が長くなるとい
う欠点があった。However, for a full-scale input analog voltage, the counter must count from "0" until all outputs become "1", and in order to improve conversion accuracy, reducing the step voltage ΔV increases the conversion time. There was a drawback.
この点に関する従来技術は、例えば日本技術経済センタ
ー発行の文献1最新D/A、A/Dフンバータユーザー
マニュアル、に開示されているように、前記カウンタ(
2)をアップ・ダウンカウンタで置き換え、入力アナロ
グ電圧■、とフル・スケールに対して例えば半分のレベ
ルに初期設定きれたD/A変換器出力とを比較器で比較
し、その比較結果に応じてカウンタのカウントアツプ、
カウントダウンを制御することにより変換時間を短縮す
る技術がある。The prior art regarding this point is disclosed, for example, in Document 1 Latest D/A, A/D Humberta User Manual published by the Japan Center for Technology and Economic Affairs.
2) is replaced with an up/down counter, and a comparator compares the input analog voltage ■ with the D/A converter output, which has been initialized to a level that is half of the full scale, and depending on the comparison result, count up the counter,
There is a technique to reduce conversion time by controlling the countdown.
(ハ)発明が解決しようとする課題
ところで、アップダウンカウンタは単一方向性カウンタ
に比べて回路素子数が多く、またその為にカウンタの高
速化が難しいという欠点がある。(c) Problems to be Solved by the Invention Incidentally, an up-down counter has a disadvantage in that it has a larger number of circuit elements than a unidirectional counter, and that it is difficult to increase the speed of the counter.
本発明は、かかる従来の問題に鑑みて創作きれたもので
あり、回路素子数が少なく、高集積化に適した高速度の
逐次比較型A/D変換器を提供することを目的とする。The present invention was created in view of such conventional problems, and an object of the present invention is to provide a high-speed successive approximation type A/D converter that has a small number of circuit elements and is suitable for high integration.
(ニ)課題を解決するための手段
本発明は単一方向性のバイナリカウンタを含む逐次比較
型A/D変換器において、
前記カウンタのデジタル値の最上位ビットのみを“1”
にセットし、他のすべてのビットを“0”にリセットす
る初期設定手段が設けられ、前記初期設定されたデジタ
ル値から変換きれたアナログ電圧と入力アナログ電圧と
を比較器によって比較し、
前記比較結果に応じて前記カウンタから供給されるデジ
タル値を反転又は非反転させることにより前記カウンタ
のアップダウン動作を行なうアップ・ダウン制御回路が
設けられていることを特徴としている。(d) Means for Solving the Problems The present invention provides a successive approximation type A/D converter including a unidirectional binary counter, in which only the most significant bit of the digital value of the counter is set to "1".
and resets all other bits to "0", the analog voltage completely converted from the initially set digital value and the input analog voltage are compared by a comparator, and the comparison The present invention is characterized in that an up/down control circuit is provided which performs up/down operations of the counter by inverting or non-inverting the digital value supplied from the counter depending on the result.
(*)作用
本発明によれば、初期設定手段によりフルスケールに対
して半分のスケールに初期設定したD/A変換器出力と
、入力アナログ電圧とを比較器によって比較し、アップ
・ダウン制御回路により入力アナログ電圧がかかるD/
A変換器出力よりも大きい場合にはカウンタの出力はそ
のまま出力することによってカウントアツプを行ない、
D/A変換器出力を階段状に上昇させ、逆にアナログ電
圧がかかるD/A変換器出力よりも小きい場合にはカウ
ンタの出力は反転して出力することによってカウントダ
ウンを行ない、D/A変換器出力を階段状に下降させる
ことができる。(*) Effect According to the present invention, the D/A converter output, which is initially set to half the full scale by the initial setting means, and the input analog voltage are compared by the comparator, and the up/down control circuit The input analog voltage is applied to D/
If it is larger than the A converter output, the counter output is output as is to perform a count up,
The D/A converter output is increased in a stepwise manner, and conversely, when the analog voltage is smaller than the D/A converter output, the counter output is inverted and output to perform a countdown. The transducer output can be stepped down.
したがって、A/D変換時間を従来のどに短縮できると
共に、アップ・ダウンカウンタを用いた場合に比べてカ
ウンタの回路素子数を約半分に減らすことができ、高集
積化及び高速化に寄与することができる。Therefore, the A/D conversion time can be shortened compared to conventional methods, and the number of circuit elements in the counter can be reduced to about half compared to when an up/down counter is used, contributing to higher integration and higher speed. I can do it.
(へ)実施例
第1図は、本発明の実施例に係る逐次比較型A/D変換
器を示す回路図である。(F) Embodiment FIG. 1 is a circuit diagram showing a successive approximation type A/D converter according to an embodiment of the present invention.
図において、(11)は4ビツトの単一方向性カウンタ
であり、4つのフリップ・フロップ(12A)〜(12
D )を出力Qが次段のトリガ入力Tに入力される様に
接続して構成されている。In the figure, (11) is a 4-bit unidirectional counter, and four flip-flops (12A) to (12
D) is connected so that the output Q is input to the trigger input T of the next stage.
(13)はカウンタ(11)を初期設定するためのリセ
ット端子であって、最上位ビット(以下MSBという)
に対応するフリップフロップ(12D)(7)セット人
力S及び他のブリップフロップ(12A)〜(12C)
のリセット人力Rに接続されており、本発明の第1の特
徴とする点である。(13) is a reset terminal for initializing the counter (11), and the most significant bit (hereinafter referred to as MSB)
Flip-flops (12D) (7) set corresponding to S and other flip-flops (12A) to (12C)
This is the first feature of the present invention.
(14A)は、フリップフロップ(12A )の出力Q
と、インバータ(15)で反転した反転出力ことのいず
れかをR−Sフリップフロップ(16)の出力Q、Qの
値に応じて選択するマルチプレクサであって、ANDゲ
ート(17A) 、 (17B)及びNORゲート(1
8)の組合せによって構成されており、本発明の第2の
特徴とする点である。(14B)〜(14D)は、同じ
構成のマルチプレクサとなっている。(14A) is the output Q of the flip-flop (12A)
and an inverted output inverted by an inverter (15) according to the values of the outputs Q and Q of the R-S flip-flop (16). and NOR gate (1
8), which is the second feature of the present invention. (14B) to (14D) are multiplexers having the same configuration.
(19)は、マルチプレクサ(14A)〜(14D)の
デジタル出力をその値に対応するアナログ値に変換する
ためのD/A変換器であって、基準電圧(AV”−AV
−)を(2’−1)個に分割するラダー抵抗ネットワー
クとデコーダ回路から構成諮れている。(19) is a D/A converter for converting the digital outputs of the multiplexers (14A) to (14D) into analog values corresponding to the values thereof, and is a D/A converter that converts the digital outputs of the multiplexers (14A) to (14D) into analog values corresponding to the reference voltage (AV''-AV
-) into (2'-1) pieces and a decoder circuit.
り20)は、アナログ入力電圧VIAとD/A変換出力
V。Aを比較する比較器である。20) is the analog input voltage VIA and the D/A conversion output V. This is a comparator that compares A.
(21)は比較器(20)出力V coをラッチするラ
ッチ回路であって、クロック信号−1が入力きれている
。(21) is a latch circuit that latches the output V co of the comparator (20), and the clock signal -1 has been inputted.
(22)はNORゲートであって、ラッチ回路(21)
出力とReset信号とが入力され、NORゲート(2
2)の出力とインバータ(23)によって反転された出
力は、それぞれR−Sブリッププロップ(16)のセッ
ト人力S、リセット人力Rに接続きれている。(22) is a NOR gate, and latch circuit (21)
The output and Reset signal are input, and the NOR gate (2
The output of 2) and the output inverted by the inverter (23) are connected to the set power S and reset power R of the R-S blip prop (16), respectively.
(24)はいわゆる排他的論理和回路であり、比較器(
20)出力V。0とラッチ回路(21)出力とが入力さ
れている。(24) is a so-called exclusive OR circuit, and the comparator (
20) Output V. 0 and the latch circuit (21) output are input.
(25)は排他的論理和回路(24)の出力を反転する
インバータである。(25) is an inverter that inverts the output of the exclusive OR circuit (24).
(26)はANDゲートであって、インバータフ25)
出力とカウンタ駆動用のクロックパルスφ、が入力され
る。(26) is an AND gate, and is an inverter 25)
An output and a clock pulse φ for driving the counter are input.
ANDゲート(26〉の出力S tartはカウンタ(
11)の最下位ビット(以下LSBという。)に対応す
るフリッププロップ(12A )のトリガ入力に接続さ
れている。The output Start of the AND gate (26) is the counter (
11) is connected to the trigger input of a flip-flop (12A) corresponding to the least significant bit (hereinafter referred to as LSB).
次に、かかる逐次比較型A/D変換器の動作例を第2図
を参照しながら説明する。Next, an example of the operation of such a successive approximation type A/D converter will be explained with reference to FIG.
まず、Reset端子(13)をロウレベル(以下Lレ
ベルという)からハイレベル(以下Hレベルという)に
変化させることにより、カウンタ(11)のMSBを“
1”にセットし、他のビットを“0”にリセットする。First, by changing the Reset terminal (13) from a low level (hereinafter referred to as L level) to a high level (hereinafter referred to as H level), the MSB of the counter (11) is set to "
1” and reset the other bits to “0”.
すなわち、カウンタの値は“1000”に初期設定され
る。That is, the value of the counter is initially set to "1000".
この場合、R−SフリッププロップはNORゲート(2
2)を通してセットされ、QはHレベル、QはLレベル
となるのでマルチプレクサ(14A)〜(14D)のA
NDゲート(17A)側が開き、前記のカウンタの値は
そのままD/A変換器(19)に入力され、D/A変換
出力■。Ai(初期設定された■。。In this case, the R-S flip-prop is a NOR gate (2
2), Q is set to H level and Q is set to L level, so A of multiplexers (14A) to (14D)
The ND gate (17A) side is opened, and the value of the counter is directly input to the D/A converter (19), resulting in a D/A conversion output. Ai (initialized ■..
=に(AV”−AV−))を出力する。Outputs (AV"-AV-)) to =.
ここで、VIA<V。Aiの場合、比較器出力VCOは
Lレベルとなる。Here, VIA<V. In the case of Ai, the comparator output VCO becomes L level.
次に、Reset端子をLレベルにした後にクロック−
1をHレベルに立ち上げ、VCOをラッチ回路(21)
でラッチする。Next, after setting the Reset terminal to L level, the clock -
1 to H level, VCO is latched circuit (21)
Latch with.
NORゲート(22)の出力はLレベルに変化すること
によって、R−Sフリッププロップ(16)はリセット
され、QはLレベル、QはHレベルとなるのでマルチプ
レクサ(14A)〜(14D)のANDゲート(17B
)側が開く。When the output of the NOR gate (22) changes to L level, the R-S flip-flop (16) is reset, and Q becomes L level and Q becomes H level, so the AND of multiplexers (14A) to (14D) is performed. Gate (17B
) side opens.
この場合、ラッチ回路(21)の出力と比較器出力はい
ずれもLレベルであるので、排他的論理和回路(24)
を通したインバータ(25)の出力はHレベルであり、
ANDゲーグー26)が開き、カウンタ(11)がカウ
ントアツプ動作を開始する。In this case, the output of the latch circuit (21) and the comparator output are both at L level, so the exclusive OR circuit (24)
The output of the inverter (25) through is at H level,
AND game 26) opens and the counter (11) starts counting up.
ところで、マルチプレクサ(14A)〜(14D)は反
転出力が選択袋れているから、カウンタ(11)の初期
設定された値″1000″は、各ビット反転され、マル
チプレクサ(14A)〜(14D)の出力段では011
1”となる。By the way, since the multiplexers (14A) to (14D) have inverted outputs selected, each bit of the initially set value "1000" of the counter (11) is inverted and the output of the multiplexers (14A) to (14D) is selected. 011 at the output stage
1”.
次に、カウントアツプされた値“1001”は反転され
て“0110”となり、以下同様にカウントダウンきれ
ていくのである。Next, the counted up value "1001" is inverted to "0110", and the countdown continues in the same manner.
かくして、D/A変換器(19)の出力V。Aは第3図
に示すように階段状に下降していき、vIA〉vOAと
なった時、y coはHレベルに変化する。この場合、
ラッチ回路(21)の出力はLレベルを保持しているの
で、排他的論理和回路(24)を通したインバータ(2
5)の出力はLレベルに変化し、ANDゲート(26)
を閉じてカウンタ(11)の動作を停止させる。Thus, the output V of the D/A converter (19). A falls stepwise as shown in FIG. 3, and when vIA>vOA, y co changes to H level. in this case,
Since the output of the latch circuit (21) maintains the L level, the output of the inverter (2
The output of 5) changes to L level, and the AND gate (26)
is closed to stop the operation of the counter (11).
この時のマルチプレクサ(14A)〜(14D)の値(
例えば“0011”)が入力アナログ電圧VIAに対応
するデジタル値となる。At this time, the values of multiplexers (14A) to (14D) (
For example, "0011") is the digital value corresponding to the input analog voltage VIA.
次にV IA> VoAi(’)場合、比較器出力VC
OはHレベルとなり、R−Sブリップフロップ(16)
はセットされ、マルチプレクサ(14A)〜(140)
のANDゲート(17A)側が開く。Then, if VIA>VoAi('), the comparator output VC
O becomes H level and R-S flip-flop (16)
is set, multiplexers (14A) to (140)
The AND gate (17A) side of is opened.
したがってこの場合はカウンタ(11)の値は非反転の
ままカウントアツプきれ、D/A変換器(19)に入力
される。Therefore, in this case, the value of the counter (11) is counted up without being inverted and is input to the D/A converter (19).
かくして、D/A変換器(19)の出力V。Aは第4図
に示すように階段状に上昇していき、VIA<■。、と
なった時VCOはLレベルに変化する。Thus, the output V of the D/A converter (19). A rises in a stepwise manner as shown in Figure 4, and VIA<■. , the VCO changes to L level.
この場合、ラッチ回路(21)の出力はHレベルを保持
しているので排他的論理和回路(24)を通したインバ
ータ(25)の出力はLレベルに変化し、ANDゲート
(26)を閉じてカウンタ(11)の動作を停止させる
。In this case, since the output of the latch circuit (21) is held at H level, the output of the inverter (25) through the exclusive OR circuit (24) changes to L level, closing the AND gate (26). to stop the operation of the counter (11).
この時のマルチプレクサ(14A)〜(14D)の値が
入力アナログ電圧VIAに対応するデジタル値となるの
である。The values of the multiplexers (14A) to (14D) at this time become digital values corresponding to the input analog voltage VIA.
以上により、本発明はV。Aiはフルスケールのにレベ
ルに初期設定され、V、A<V。Aiの場合V。Aは階
段状に下降し、VIA>VOAiの場合■。、は階段状
に上昇するように変化させることができるので、A/D
変換時間を短縮できる。しかも、アップダウンカウンタ
を用いた場合に比べてカウンタの回路素子数を約半分に
減らすことができ、高集積化及び高速化に寄与すること
ができる。According to the above, the present invention is based on V. Ai is initially set to a level at full scale, V, A<V. In case of Ai, V. A descends in a stepwise manner, and if VIA>VOAi, ■. , can be changed to rise in a stepwise manner, so A/D
Conversion time can be shortened. Moreover, the number of circuit elements in the counter can be reduced to about half compared to the case where an up-down counter is used, contributing to higher integration and higher speed.
本実施例は、単一方向性カウンタがアップ・カウンタの
場合の適用について述べたが、ダウン・カウンタである
場合にも適用できることは言うまでもない。Although this embodiment has been described with reference to the case where the unidirectional counter is an up counter, it goes without saying that it can also be applied when the unidirectional counter is a down counter.
(ト)発明の詳細
な説明したように、本発明によればカウンタのデジタル
値の最上位ビットのみを“1”にセットし、他のすべて
のビットを“0”にリセットする初期設定手段と、
入力アナログ電圧と初期のA/D変換出力との比較結果
に応じてカウンタから供給されるデジタル値を反転又は
非反転させることにより、カウンタのアップダウン動作
を行なうアップ・ダウン制御回路が設けられているので
、
単一方向性カウンタを用いた従来の逐次比較型A/D変
換器に比べて変換時間を短縮できる。(G) As described in detail, the present invention includes an initial setting means for setting only the most significant bit of the digital value of the counter to "1" and resetting all other bits to "0". , an up/down control circuit is provided that performs up/down operations of the counter by inverting or non-inverting the digital value supplied from the counter according to the comparison result between the input analog voltage and the initial A/D conversion output. Therefore, the conversion time can be reduced compared to a conventional successive approximation type A/D converter using a unidirectional counter.
しかも、アップ・ダウンカウンタを用いた従来の逐次比
較型A/D変換器に比べてカウンタの回路素子を約半分
に減らすことができ、高集積化及び高速化した逐次比較
型A/D変換器を提供することができる。Furthermore, compared to conventional successive approximation type A/D converters that use up/down counters, the circuit elements of the counter can be reduced to about half, resulting in highly integrated and faster successive approximation type A/D converters. can be provided.
第1図は本発明の実施例に係る逐次比較型A/D変換器
を示す回路図、
第2図は、第1図に示す逐次比較型A/D変換器の動作
例のタイミングチャート、
第3図及び第4図は第1図に示す逐次比較型A/D変換
器の動作を示す図である。
第5図は、従来例に係る逐次比較型A/D変換器を示す
回路図、
第6図は、第5図に示す逐次比較型A/D変換器の動作
を示す図である。1 is a circuit diagram showing a successive approximation type A/D converter according to an embodiment of the present invention; FIG. 2 is a timing chart of an operation example of the successive approximation type A/D converter shown in FIG. 1; 3 and 4 are diagrams showing the operation of the successive approximation type A/D converter shown in FIG. 1. FIG. 5 is a circuit diagram showing a successive approximation type A/D converter according to a conventional example, and FIG. 6 is a diagram showing the operation of the successive approximation type A/D converter shown in FIG.
Claims (1)
デジタル値をアナログ電圧に変換し、該アナログ電圧を
比較器により入力アナログ電圧と比較する逐次比較型A
/D変換器において、 前記カウンタの初期状態において、デジタル値の最上位
ビットのみを“1”にセットし、他のすべてのビットを
“0”にリセットする初期設定手段が設けられ、 前記初期設定されたデジタル値から変換されたアナログ
電圧と入力アナログ電圧とを比較器によって比較し、前
記比較の結果に応じて前記カウンタから供給されるデジ
タル値を反転又は非反転させることにより、前記カウン
タのアップ・ダウン動作を行なうアップ・ダウン制御回
路が設けられていることを特徴とする逐次比較型A/D
変換器。(1) Successive approximation type A that converts the digital value supplied from a unidirectional binary counter into an analog voltage, and compares the analog voltage with the input analog voltage using a comparator.
In the /D converter, initial setting means is provided for setting only the most significant bit of the digital value to "1" and resetting all other bits to "0" in the initial state of the counter, and the initial setting A comparator compares the analog voltage converted from the digital value and the input analog voltage, and inverts or non-inverts the digital value supplied from the counter depending on the result of the comparison, thereby increasing the counter.・Successive approximation type A/D characterized by being equipped with an up/down control circuit that performs down operation
converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4625090A JPH0771004B2 (en) | 1990-02-27 | 1990-02-27 | Successive approximation type A / D converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4625090A JPH0771004B2 (en) | 1990-02-27 | 1990-02-27 | Successive approximation type A / D converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03248623A true JPH03248623A (en) | 1991-11-06 |
JPH0771004B2 JPH0771004B2 (en) | 1995-07-31 |
Family
ID=12741918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4625090A Expired - Lifetime JPH0771004B2 (en) | 1990-02-27 | 1990-02-27 | Successive approximation type A / D converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0771004B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786946A (en) * | 1993-09-13 | 1995-03-31 | Nec Corp | Successive apporoximation a/d converter |
-
1990
- 1990-02-27 JP JP4625090A patent/JPH0771004B2/en not_active Expired - Lifetime
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JPH0771004B2 (en) | 1995-07-31 |
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