JPH03248396A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPH03248396A JPH03248396A JP4629290A JP4629290A JPH03248396A JP H03248396 A JPH03248396 A JP H03248396A JP 4629290 A JP4629290 A JP 4629290A JP 4629290 A JP4629290 A JP 4629290A JP H03248396 A JPH03248396 A JP H03248396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パターン認識等での応用が期待されるハミン
グ距離の近いデータの一致検出、即ちあいまいな連想比
較機能を有する連想メモリ装置に関する。
グ距離の近いデータの一致検出、即ちあいまいな連想比
較機能を有する連想メモリ装置に関する。
［従来の技術］
従来のハミング距離の近いデータを一致検出する連想メ
モリ装置としては、ｒｌＫビット連想メモＩＪＬＳＩＪ
（小倉武他、電子情報通信学会研究会報告ＥＣ８Ｏ−４
４）などがある。
モリ装置としては、ｒｌＫビット連想メモＩＪＬＳＩＪ
（小倉武他、電子情報通信学会研究会報告ＥＣ８Ｏ−４
４）などがある。
第８図（ａ）はこの従来の連想メモリ装置の単位セルの
回路図、第８図（ｂ）は連想メモリセルの回路図である
。
回路図、第８図（ｂ）は連想メモリセルの回路図である
。
第８図（ａ）に示すこの従来の連想メモリ装置において
は、信号Ｅｉ、Ｆｉが順次セル間をリップルして行くが
、信号Ｅｉは検索データと記憶データの最初の不一致ビ
ットでＯとなり、信号Ｆｉは２番目の不一致ビットでＯ
となる。これにより最終ビットにおけるＥｉ、Ｆｉの組
み合わせでハミング距離が判明する。即ち、Ｅｆ＝Ｆｉ
＝Ｑの時のハミング距離は２以上、Ｅｉ＝０−Ｆｉ＝１
の時１、Ｅｉ＝Ｆｉ＝１の時Ｏである。
は、信号Ｅｉ、Ｆｉが順次セル間をリップルして行くが
、信号Ｅｉは検索データと記憶データの最初の不一致ビ
ットでＯとなり、信号Ｆｉは２番目の不一致ビットでＯ
となる。これにより最終ビットにおけるＥｉ、Ｆｉの組
み合わせでハミング距離が判明する。即ち、Ｅｆ＝Ｆｉ
＝Ｑの時のハミング距離は２以上、Ｅｉ＝０−Ｆｉ＝１
の時１、Ｅｉ＝Ｆｉ＝１の時Ｏである。
また第８図（ｂ）に示す連想メモリセルでは、記憶回路
にＮＭＯ８のスタティックメモリを用い、ＮＭＯＳトラ
ンスファーゲート２個で検索データと記憶データのＥＮ
ＯＲを実現している。
にＮＭＯ８のスタティックメモリを用い、ＮＭＯＳトラ
ンスファーゲート２個で検索データと記憶データのＥＮ
ＯＲを実現している。
［発明が解決しようとする課題〕
しかしながら、前記の連想メモリセルは巧妙に構成され
、研究レベルとしては非常に優れたちのであるが、実用
レベルで考えた場合に次に示す重大な課題を有している
。
、研究レベルとしては非常に優れたちのであるが、実用
レベルで考えた場合に次に示す重大な課題を有している
。
■ ハードウェア量が極めて多い。連想メモリセルとし
ては第８図（ｂ）に示した他にいくつかの提案がされて
いるが何れにしろ６ないし８トランジスタを要する。こ
れに、信号Ｅｉ、Ｆｉの論理回路が各単位セル毎に必要
となり、信号Ｅｉ、Ｆｉを正転／反転で順次伝えるとし
ても、この論理に最低１０トランジスタ程度は必要とな
る。配線も考慮すると集積度は通常のスタティックメモ
リに比べて１桁以上劣化する。現在の最先端のスタティ
ックメモリは１〜４Ｍビットであるから従来のものでは
６４〜２５６にビット程度の集積度が限界である。
ては第８図（ｂ）に示した他にいくつかの提案がされて
いるが何れにしろ６ないし８トランジスタを要する。こ
れに、信号Ｅｉ、Ｆｉの論理回路が各単位セル毎に必要
となり、信号Ｅｉ、Ｆｉを正転／反転で順次伝えるとし
ても、この論理に最低１０トランジスタ程度は必要とな
る。配線も考慮すると集積度は通常のスタティックメモ
リに比べて１桁以上劣化する。現在の最先端のスタティ
ックメモリは１〜４Ｍビットであるから従来のものでは
６４〜２５６にビット程度の集積度が限界である。
■ 拡張が困難である。従来のものに加えてハミング距
離２と３以上を区別することを考えるとＥｉ、Ｆｉに加
えて３番目の不一致ビットで０となる信号が必要となる
。この配線及び各単位セル毎の回路追加を行うとさらに
大幅な面積の増大を招くこととなり、ますます現実から
遠ざかる。拡張毎に配線、単位セルとも大幅に増大する
。
離２と３以上を区別することを考えるとＥｉ、Ｆｉに加
えて３番目の不一致ビットで０となる信号が必要となる
。この配線及び各単位セル毎の回路追加を行うとさらに
大幅な面積の増大を招くこととなり、ますます現実から
遠ざかる。拡張毎に配線、単位セルとも大幅に増大する
。
本発明は、前記従来技術の課題を解決するため、大容量
かつ拡張が容易なハミング距離の近いものを一致検出す
る連想メモリ装置を提供することを目的とする。
かつ拡張が容易なハミング距離の近いものを一致検出す
る連想メモリ装置を提供することを目的とする。
［課題を解決するための手段］
前記目的を達成するため、本発明は以下の構成からなる
。
。
［（１）メモリセルを行列状に配置し、各書き込み読み
だしの制御線を列方向に、各書き込み読みだしのデータ
線を行方向に設け、ビットアドレスデコーダにより各列
単位でアクセスでき、ワードアドレスデコーダで各行単
位にアクセスできる構成のワードパラレル、ビットシリ
アル型のランダムアクセスメモリと、前記ランダムアク
セスメモリの各ワード行の入出力端に配置され、参照デ
ータと前記ランダムアクセスメモリに記憶されたデータ
の比較を行う一致検出回路と、前記一致検出回路毎に配
置され一致または不一致の回数をカウントし、一致また
は不一致の回数が所定条件を満足したときに前記一致検
出回路を使用不可にするカウンタを備えた連想メモリ装
置。
だしの制御線を列方向に、各書き込み読みだしのデータ
線を行方向に設け、ビットアドレスデコーダにより各列
単位でアクセスでき、ワードアドレスデコーダで各行単
位にアクセスできる構成のワードパラレル、ビットシリ
アル型のランダムアクセスメモリと、前記ランダムアク
セスメモリの各ワード行の入出力端に配置され、参照デ
ータと前記ランダムアクセスメモリに記憶されたデータ
の比較を行う一致検出回路と、前記一致検出回路毎に配
置され一致または不一致の回数をカウントし、一致また
は不一致の回数が所定条件を満足したときに前記一致検
出回路を使用不可にするカウンタを備えた連想メモリ装
置。
■ メモリセルを行列状に配置し、各書き込み読みだし
の制御線を列方向に、各書き込み読みだしのデータ線を
行方向に設け、ビットアドレスデコーダにより各列単位
でアクセスでき、ワードアドレスデコーダで各行単位に
アクセスできる構成のワードパラレル、ビットシリアル
型のランダムアクセスメモリと、前記ランダムアクセス
メモリの各ワード行の入出力端に配置され、参照データ
と前記ランダムアクセスメモリに記憶されたデータの比
較を行うＮ列の一致検出／ラッチ回路を具備し、前記一
致検出／ラッチ回路のうち、前記ランダムアクセスメモ
リに近いものから順次第一第二、・・・・・・、第Ｎと
順番付けを行うと、第一の一致検出／ラッチ回路は常に
使用可能とし、第１−１（但し、■は２以上Ｎ以下）の
一致検出／ラッチ回路の一致または不一致信号により第
１の一致検出／ラッチ回路を使用可能とする連想メモリ
装置。」 ［作用コ 前記した本発明の構成によれば、直列的に入力された参
照データと装置内に格納されている全記憶ワードのデー
タをビットアドレスデコーダにより同時直列に出力した
ものとを一致検出回路を用いて順次比較し、この不一致
の回数をカウントしてあいまいな連想比較機能を実現す
ることができる。
の制御線を列方向に、各書き込み読みだしのデータ線を
行方向に設け、ビットアドレスデコーダにより各列単位
でアクセスでき、ワードアドレスデコーダで各行単位に
アクセスできる構成のワードパラレル、ビットシリアル
型のランダムアクセスメモリと、前記ランダムアクセス
メモリの各ワード行の入出力端に配置され、参照データ
と前記ランダムアクセスメモリに記憶されたデータの比
較を行うＮ列の一致検出／ラッチ回路を具備し、前記一
致検出／ラッチ回路のうち、前記ランダムアクセスメモ
リに近いものから順次第一第二、・・・・・・、第Ｎと
順番付けを行うと、第一の一致検出／ラッチ回路は常に
使用可能とし、第１−１（但し、■は２以上Ｎ以下）の
一致検出／ラッチ回路の一致または不一致信号により第
１の一致検出／ラッチ回路を使用可能とする連想メモリ
装置。」 ［作用コ 前記した本発明の構成によれば、直列的に入力された参
照データと装置内に格納されている全記憶ワードのデー
タをビットアドレスデコーダにより同時直列に出力した
ものとを一致検出回路を用いて順次比較し、この不一致
の回数をカウントしてあいまいな連想比較機能を実現す
ることができる。
前記において、第一のカウントの方法は、カウンタを設
け、一致または不一致の回数が所定条件を満足した場合
に一致検出回路をディスエーブル（使用不可）とする。
け、一致または不一致の回数が所定条件を満足した場合
に一致検出回路をディスエーブル（使用不可）とする。
所定条件を満足するまでは、だいたい一致（ハミング距
離が近接）、以降は不一致（ハミング距離が大きい）を
示す。
離が近接）、以降は不一致（ハミング距離が大きい）を
示す。
また、第二のカウントの方法は、複数の一致検出／ラッ
チ回路をチェーン状に接続し、１番目で不一致が検出さ
れた場合にＩ＋１番目の一致検出回路をイネーブルにす
る。１番目の不一致信号はＩビット以上不一致（ハミン
グ距離１以上）を示し、各不一致信号の組み合わせでハ
ミング距離が判明する。
チ回路をチェーン状に接続し、１番目で不一致が検出さ
れた場合にＩ＋１番目の一致検出回路をイネーブルにす
る。１番目の不一致信号はＩビット以上不一致（ハミン
グ距離１以上）を示し、各不一致信号の組み合わせでハ
ミング距離が判明する。
［実施例］
以下、本発明の一実施例を図を用いて詳細に説明する。
第１図は、本発明の第一の実施例における連想メモリ装
置の全体構成図、第２図は同実施例における１ワ一ド分
の一致検出回路・カウンタの構成図、第３図は同実施例
におけるタイミング図である。
置の全体構成図、第２図は同実施例における１ワ一ド分
の一致検出回路・カウンタの構成図、第３図は同実施例
におけるタイミング図である。
第１図〜第３図において、１はビットアドレスデコーダ
、２はメモリセルアレイ、３は一致検出回路列、４はカ
ウンタ列、５は一致検出回路、６はカウンタである。
、２はメモリセルアレイ、３は一致検出回路列、４はカ
ウンタ列、５は一致検出回路、６はカウンタである。
以上のように構成された第一の実施例の連想メモリ装置
について、以下その動作を説明する。
について、以下その動作を説明する。
第１図において、直列的に参照データを一致検出回路３
に入力する。また、メモリセルアレイ２内に格納されて
いる全記憶ワードのデータを、ビットアドレスデコーダ
１により同時直列に一致検出回路列３に出力する。一致
検出回路列３内では、これらを各ワード同時に比較し、
結果をカウンタ列４に各ワード同時に出力する。
に入力する。また、メモリセルアレイ２内に格納されて
いる全記憶ワードのデータを、ビットアドレスデコーダ
１により同時直列に一致検出回路列３に出力する。一致
検出回路列３内では、これらを各ワード同時に比較し、
結果をカウンタ列４に各ワード同時に出力する。
次に、第２図により１ワ一ド分の動作を説明する。記憶
データをＳｉ、＊Ｓｉ（＊は負論理を示す）、参照デー
タをＲｉ、＊Ｒｉで表わす。一致検出回路５において、
ＭＰＩはＰチャネルＭＯ８ＦＥＴ （以下ＰＭＯ８）
、ＭＮＩ〜ＭＮ４はＮチャネルＭＯ８ＦＥＴ （以下Ｎ
ＭＯ８）である。まず、ＭＰＩによりＭＰＩとＭＮＩ（
またはＭＮ３）の接点Ｑの電位（以下ＭＰＩのドレイン
電位）をＨｉｇｈにする（プリチャージ）。続いてクロ
ック同期でＲｉおよびＳｉを入力する。Ｒｉ＝Ｓｉ＝１
の時は、ＭＮ２及びＭＮ３が導通状態（以下ＯＮ）にな
るが、ＭＨＩ及びＭＮ４が絶縁状態（以下０ＦＦ）なの
で、Ｑの電位はＨｉｇｈのままである。同様に考えて、
結局Ｒｉ＝Ｓｉの時、ＱはＨｉｇｈ、それ以外ではＬｏ
ｗとなるので、Ｑは＊不一致信号を意味する。そして、
カウンタ６は不一致回数をカウントし、それが所定条件
を満足した場合に＊検出ディスエーブル（使用不可）信
号を出力する。これで、一致検出回路５のプリチャージ
機構が止められるので、以降＊不一致信号はＬｏｗのま
まである。
データをＳｉ、＊Ｓｉ（＊は負論理を示す）、参照デー
タをＲｉ、＊Ｒｉで表わす。一致検出回路５において、
ＭＰＩはＰチャネルＭＯ８ＦＥＴ （以下ＰＭＯ８）
、ＭＮＩ〜ＭＮ４はＮチャネルＭＯ８ＦＥＴ （以下Ｎ
ＭＯ８）である。まず、ＭＰＩによりＭＰＩとＭＮＩ（
またはＭＮ３）の接点Ｑの電位（以下ＭＰＩのドレイン
電位）をＨｉｇｈにする（プリチャージ）。続いてクロ
ック同期でＲｉおよびＳｉを入力する。Ｒｉ＝Ｓｉ＝１
の時は、ＭＮ２及びＭＮ３が導通状態（以下ＯＮ）にな
るが、ＭＨＩ及びＭＮ４が絶縁状態（以下０ＦＦ）なの
で、Ｑの電位はＨｉｇｈのままである。同様に考えて、
結局Ｒｉ＝Ｓｉの時、ＱはＨｉｇｈ、それ以外ではＬｏ
ｗとなるので、Ｑは＊不一致信号を意味する。そして、
カウンタ６は不一致回数をカウントし、それが所定条件
を満足した場合に＊検出ディスエーブル（使用不可）信
号を出力する。これで、一致検出回路５のプリチャージ
機構が止められるので、以降＊不一致信号はＬｏｗのま
まである。
次に第３図を用いて、具体的なタイミングを示す。＊検
出ディスエーブル信号の出力条件は２回の不一致とする
。各サイクルの前半でＲｅ５ｅｔによりメモリセル及び
一致検出回路のプリチャージが行われ、後半でメモリセ
ルにより記憶データが読み出され、これが確定した間に
参照データがパルスで入力される。カウンタは＊不一致
信号の立ち下がりで進段し、２回目の＊不一致信号の立
ち下がりで＊検出ディスエーブル信号を出力する。
出ディスエーブル信号の出力条件は２回の不一致とする
。各サイクルの前半でＲｅ５ｅｔによりメモリセル及び
一致検出回路のプリチャージが行われ、後半でメモリセ
ルにより記憶データが読み出され、これが確定した間に
参照データがパルスで入力される。カウンタは＊不一致
信号の立ち下がりで進段し、２回目の＊不一致信号の立
ち下がりで＊検出ディスエーブル信号を出力する。
サイクルＯは１回目の不一致、サイクル１は一致、サイ
クル２は１回目不一致、サイクル３は２回目の不一致と
すると、サイクル２で＊検出ディスエーブル信号がＬｏ
ｗとなり以降一致検出回路のプリチャージ機構の動作が
停止し、＊不一致信号はＬｏｗのままとなる。最終的に
、＊不一致信号がＨｉｇｈのワードは全ビット一致また
は１ｂｉｔのみ不一致、即ちハミング距離１以下であり
、Ｌｏｗのワードは２ｂｉｔ以上不一致、即ちハミング
距離２以上を示す。
クル２は１回目不一致、サイクル３は２回目の不一致と
すると、サイクル２で＊検出ディスエーブル信号がＬｏ
ｗとなり以降一致検出回路のプリチャージ機構の動作が
停止し、＊不一致信号はＬｏｗのままとなる。最終的に
、＊不一致信号がＨｉｇｈのワードは全ビット一致また
は１ｂｉｔのみ不一致、即ちハミング距離１以下であり
、Ｌｏｗのワードは２ｂｉｔ以上不一致、即ちハミング
距離２以上を示す。
本実施例は通常のメモリセルの周辺に回路を付加した構
成であり、メモリセルの各ビット毎に回路を付加した従
来のものと比較すると極めて少ないハードでの実現が可
能である。特にメモリセルにＤＲＡＭを使用すれば、現
時点で４〜８Ｍｂ ｉｔ程度の集積度が可能となる。
成であり、メモリセルの各ビット毎に回路を付加した従
来のものと比較すると極めて少ないハードでの実現が可
能である。特にメモリセルにＤＲＡＭを使用すれば、現
時点で４〜８Ｍｂ ｉｔ程度の集積度が可能となる。
また、本実施例において＊検出ディスエーブル信号の出
力条件を変えることで任意のハミング距離以上／以下の
識別が容易に実現できる。つまり、従来は困難であった
あいまいな連想比較の実現が大容量のメモリで実現可能
となる。
力条件を変えることで任意のハミング距離以上／以下の
識別が容易に実現できる。つまり、従来は困難であった
あいまいな連想比較の実現が大容量のメモリで実現可能
となる。
続いて本発明の第二の実施例について説明する。
第４図は第二の実施例における連想メモリ装置の全体構
成図、第５図は同実施例における１ワ一ド分の一致検出
／ラッチ回路の構成図、第６図は同実施例におけるタイ
ミング図、第７図は同実施例における不一致信号とハミ
ング距離の関係図である。ここで１はビットアドレスデ
コーダ、２はメモリセルアレイ、７は一致検出／ラッチ
回路列、８は一致検出／ラッチ回路、９はラッチである
。
成図、第５図は同実施例における１ワ一ド分の一致検出
／ラッチ回路の構成図、第６図は同実施例におけるタイ
ミング図、第７図は同実施例における不一致信号とハミ
ング距離の関係図である。ここで１はビットアドレスデ
コーダ、２はメモリセルアレイ、７は一致検出／ラッチ
回路列、８は一致検出／ラッチ回路、９はラッチである
。
また図中、ＭＮで開始されるスイッチング素子はＮＭＯ
８，ＭＰで開始されるスイッチング素子はＰＭＯ８を示
す。
８，ＭＰで開始されるスイッチング素子はＰＭＯ８を示
す。
以上のように構成された本第二の実施例の連想メモリ装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
第４図において、直列的に参照データを一致検出／ラッ
チ回路列７に入力する。またメモリセルアレイ２内に格
納されている全記憶ワードのデータをビットアドレスデ
コーダ１により同時直列に一致検出／ラッチ回路列７に
出力する。一致検出／ラッチ回路列７内では、これらを
各ワード同時に比較する。これに関して第５図により１
ワ一ド分の動作を説明する。一致検出の基本動作は第２
図と同様であり、ＭＮＥＩ及びＭＮＥ２がＯＮであれば
Ｒｉ＝Ｓｉの時、ＭＰ１、ＭＰＡ１、ＭＰＡ２のドレイ
ン電位はＨｉｇｈ、それ以外ではＬＯＷとなる。初期状
態ではＲｅ ｓ ｅ ｔによりＭＮＥｌ及びＭＮＥ２は
ＯＦＦなので、２・３段目の一致検出／ラッチ回路８−
２・３はディスエーブルである。この状態では＊Ｍ２
ｂ ｉ ｔ、 ＊Ｍ３ ｂｉｔはＳｉ、ＲｉによらずＨ
ｉｇｈのままである。
チ回路列７に入力する。またメモリセルアレイ２内に格
納されている全記憶ワードのデータをビットアドレスデ
コーダ１により同時直列に一致検出／ラッチ回路列７に
出力する。一致検出／ラッチ回路列７内では、これらを
各ワード同時に比較する。これに関して第５図により１
ワ一ド分の動作を説明する。一致検出の基本動作は第２
図と同様であり、ＭＮＥＩ及びＭＮＥ２がＯＮであれば
Ｒｉ＝Ｓｉの時、ＭＰ１、ＭＰＡ１、ＭＰＡ２のドレイ
ン電位はＨｉｇｈ、それ以外ではＬＯＷとなる。初期状
態ではＲｅ ｓ ｅ ｔによりＭＮＥｌ及びＭＮＥ２は
ＯＦＦなので、２・３段目の一致検出／ラッチ回路８−
２・３はディスエーブルである。この状態では＊Ｍ２
ｂ ｉ ｔ、 ＊Ｍ３ ｂｉｔはＳｉ、ＲｉによらずＨ
ｉｇｈのままである。
初めて不一致が発生すると初段の一致検出／ラッチ回路
８−１の＊ＭｌｂｉｔがＬｏｗとなり、ラッチ９−１で
反転しＭＮＥＩをＯＮにする。これによって２段目の一
致検出／ラッチ回路８−２がイネーブル（使用可）とな
る。２回目の不一致が発生すると初めて２段目の一致検
出／ラッチ回路８−２の＊Ｍ２ｂｉｔがＬｏｗとなり、
ラッチ９−２で反転しＭＮＥ２をＯＮにする。これによ
って初めて３段目の一致検出／ラッチ回路８−２がイネ
ーブル（使用可）となる。３回目についても同様である
。
８−１の＊ＭｌｂｉｔがＬｏｗとなり、ラッチ９−１で
反転しＭＮＥＩをＯＮにする。これによって２段目の一
致検出／ラッチ回路８−２がイネーブル（使用可）とな
る。２回目の不一致が発生すると初めて２段目の一致検
出／ラッチ回路８−２の＊Ｍ２ｂｉｔがＬｏｗとなり、
ラッチ９−２で反転しＭＮＥ２をＯＮにする。これによ
って初めて３段目の一致検出／ラッチ回路８−２がイネ
ーブル（使用可）となる。３回目についても同様である
。
次に第６図を用いて、具体的なタイミングを示す。比較
サイクルに先立ってサイクルＯでＲｅ５ｅｔにより一致
検出回路の初期設定、即ちＰＭＯＳドレインのプリチャ
ージ及びＭＮＥ１、ＭＮＥ２のゲート電位のディスチャ
ージが行なわれる。
サイクルに先立ってサイクルＯでＲｅ５ｅｔにより一致
検出回路の初期設定、即ちＰＭＯＳドレインのプリチャ
ージ及びＭＮＥ１、ＭＮＥ２のゲート電位のディスチャ
ージが行なわれる。
比較サイクル（サイクル１〜４）の前半でメモリセルは
プリチャージされ、後半で記憶データが読み出され、こ
れが確定した間に参照データがパルスで入力される。一
致検出回路間のラッチは図中ＬＥで示すようにサイクル
の前半でイネーブルとなる。サイクル１で不一致が発生
し、＊ＭｌｂｉｔがＬｏｗになる。これはサイクル２の
前半でラッチされ、後半の比較に備える。サイクル２で
一致後、サイクル３で不一致が発生し、＊Ｍ２ｂｉｔが
Ｌｏｗになる。またサイクル４で不一致が発生し、＊Ｍ
３ｂｉｔがＬｏｗになる。＊Ｍ１ ｂ ｉｔは１ｂｉｔ
以上不一致、＊Ｍ２ｂｉｔは２ｂｉｔ以上不一致、＊Ｍ
３ｂｉｔは３ｂｉｔ以上不−致を示すのでこれらを組み
合わせてハミング距離との関係は第７図のようになる。
プリチャージされ、後半で記憶データが読み出され、こ
れが確定した間に参照データがパルスで入力される。一
致検出回路間のラッチは図中ＬＥで示すようにサイクル
の前半でイネーブルとなる。サイクル１で不一致が発生
し、＊ＭｌｂｉｔがＬｏｗになる。これはサイクル２の
前半でラッチされ、後半の比較に備える。サイクル２で
一致後、サイクル３で不一致が発生し、＊Ｍ２ｂｉｔが
Ｌｏｗになる。またサイクル４で不一致が発生し、＊Ｍ
３ｂｉｔがＬｏｗになる。＊Ｍ１ ｂ ｉｔは１ｂｉｔ
以上不一致、＊Ｍ２ｂｉｔは２ｂｉｔ以上不一致、＊Ｍ
３ｂｉｔは３ｂｉｔ以上不−致を示すのでこれらを組み
合わせてハミング距離との関係は第７図のようになる。
本実施例も通常のメモリセルの周辺に回路を付加した構
成であり、メモリセルの各ビット毎に回路を付加した従
来のものと比較すると極めて少ないハードでの実現が可
能である。特にメモリセルにＤＲＡＭを使用すれば、現
時点で４〜８Ｍｂ ｉｔ程度の集積度が可能となる。
成であり、メモリセルの各ビット毎に回路を付加した従
来のものと比較すると極めて少ないハードでの実現が可
能である。特にメモリセルにＤＲＡＭを使用すれば、現
時点で４〜８Ｍｂ ｉｔ程度の集積度が可能となる。
また、本実施例は不一致検出／ラッチ回路を３段直列に
接続したものであるが、これを増やすことで任意のハミ
ング距離の識別が容易に実現できる。つまり、従来は困
難であったあいまいな連想比較の実現が大容量のメモリ
実現可能となる。
接続したものであるが、これを増やすことで任意のハミ
ング距離の識別が容易に実現できる。つまり、従来は困
難であったあいまいな連想比較の実現が大容量のメモリ
実現可能となる。
さらに、これらの例において一致検出回路は不一致でア
サートされるが、一致でアサートする構成とし、一致回
数をカウントしても良い。例えば第２図においてＳｉを
ＭＮＩの制御入力へ、＊ＳｉをＭＮ３の制御入力へ接続
すればＭＰＩのドレイン電位は一致でＬｏｗとなる。
サートされるが、一致でアサートする構成とし、一致回
数をカウントしても良い。例えば第２図においてＳｉを
ＭＮＩの制御入力へ、＊ＳｉをＭＮ３の制御入力へ接続
すればＭＰＩのドレイン電位は一致でＬｏｗとなる。
なお、ここでは完全なビットシリアル型の実施例を示し
たが、１ワードにつき複数ビットずつ同時に一致検出し
ても良い。この場合、ハード量は若干増えるが速度は速
くなる。
たが、１ワードにつき複数ビットずつ同時に一致検出し
ても良い。この場合、ハード量は若干増えるが速度は速
くなる。
以上説明した通り本発明の前記実施例によれば、あいま
いな連想比較の実現が大容量のメモリで実現可能となる
。−船釣にあいまいな連想比較は、ハードウェアでは非
常に困難であり、有効な手段は研究レベルではともかく
、実用レベルでは存在乙なかった。
いな連想比較の実現が大容量のメモリで実現可能となる
。−船釣にあいまいな連想比較は、ハードウェアでは非
常に困難であり、有効な手段は研究レベルではともかく
、実用レベルでは存在乙なかった。
今後パターン認識、ニューラルネット、ファジー制御等
の研究の進展と共にあいまいな連想比較の必要性は非常
に大きくなると予想され、その中で本発明は非常に有用
なものである。
の研究の進展と共にあいまいな連想比較の必要性は非常
に大きくなると予想され、その中で本発明は非常に有用
なものである。
［発明の効果］
以上説明した通り本発明の前記実施例によれば、直列的
に入力された参照データと装置内に格納されている全記
憶ワードのデータをビットアドレスデコーダにより同時
直列に出力したものとを一致検出回路を用いて順次比較
し、この不一致の回数をカウントしてあいまいな連想比
較機能を実現することにより、大容量かつ拡張が容易な
ハミング距離の近いものを一致検出する連想メモリ装置
とすることができたという優れた効果を達成することが
できる。
に入力された参照データと装置内に格納されている全記
憶ワードのデータをビットアドレスデコーダにより同時
直列に出力したものとを一致検出回路を用いて順次比較
し、この不一致の回数をカウントしてあいまいな連想比
較機能を実現することにより、大容量かつ拡張が容易な
ハミング距離の近いものを一致検出する連想メモリ装置
とすることができたという優れた効果を達成することが
できる。
第１図は本発明の第一の実施例における連想メモリ装置
の全体構成図、第２図は同実施例におけるＪワード一致
検出回路・カウンタの構成図、第３図は同実施例におけ
るタイミング図、第４図は本発明の第二の実施例におけ
る連想メモリ装置の全体構成図、第５図は同実施例にお
ける１ワ一ド分の一致検出／ラッチ回路の構成図、第６
図は同実施例におけるタイミング図、第７図は同実施例
における不一致信号とハミング距離の関係図、第８図（
ａ）は従来の連想メモリ装置の単位セルの回路図、（ｂ
）は連想メモリセルの回路図である。 １・・・ビットアドレスデコーダ、２・・・メモリセル
アレイ、３・・・一致検出回路列、４・・・カウンタ列
、５・・・一致検出回路、６・・・カウンタ、７・・・
一致検出／ラッチ回路列、８・・・一致検出／ラッチ回
路、９・・・ラッチ。 １：ビットアドレスデコーダ ２：メモリセルアレイ ３ニ一致検出回路列 ４：カウンタ列 第１図 ５ニ一致検出回路 ６：カウンタ 第２図
の全体構成図、第２図は同実施例におけるＪワード一致
検出回路・カウンタの構成図、第３図は同実施例におけ
るタイミング図、第４図は本発明の第二の実施例におけ
る連想メモリ装置の全体構成図、第５図は同実施例にお
ける１ワ一ド分の一致検出／ラッチ回路の構成図、第６
図は同実施例におけるタイミング図、第７図は同実施例
における不一致信号とハミング距離の関係図、第８図（
ａ）は従来の連想メモリ装置の単位セルの回路図、（ｂ
）は連想メモリセルの回路図である。 １・・・ビットアドレスデコーダ、２・・・メモリセル
アレイ、３・・・一致検出回路列、４・・・カウンタ列
、５・・・一致検出回路、６・・・カウンタ、７・・・
一致検出／ラッチ回路列、８・・・一致検出／ラッチ回
路、９・・・ラッチ。 １：ビットアドレスデコーダ ２：メモリセルアレイ ３ニ一致検出回路列 ４：カウンタ列 第１図 ５ニ一致検出回路 ６：カウンタ 第２図
Claims (4)
- （１）メモリセルを行列状に配置し、各書き込み読みだ
しの制御線を列方向に、各書き込み読みだしのデータ線
を行方向に設け、ビットアドレスデコーダにより各列単
位でアクセスでき、ワードアドレスデコーダで各行単位
にアクセスできる構成のワードパラレル、ビットシリア
ル型のランダムアクセスメモリと、前記ランダムアクセ
スメモリの各ワード行の入出力端に配置され、参照デー
タと前記ランダムアクセスメモリに記憶されたデータの
比較を行う一致検出回路と、前記一致検出回路毎に配置
され一致または不一致の回数をカウントし、一致または
不一致の回数が所定条件を満足したときに前記一致検出
回路を使用不可にするカウンタを備えた連想メモリ装置
。 - （２）第一の電源に一端を接続した第一のスイッチング
素子と、前記第一のスイッチング素子の他端と、第二の
電源間に２個のスイッチング素子を直列接続した接続体
を２組配し、前記第一のスイッチング素子をＭＰ１、前
記２組のスイッチング素子のうち第一のスイッチング素
子に近いものを各々ＭＮ１、ＭＮ３、第二の電源に近い
ものを各々ＭＮ２、ＭＮ４としたとき、リセット信号を
ＭＰ１の制御端へ接続し、第一のデータ及びその反転デ
ータをそれぞれＭＮ３、ＭＮ１の制御端へ接続し、第二
のデータ及びその反転データをそれぞれＭＮ２、ＭＮ４
の制御端へ接続し、ＭＰ１とＭＮ１の接続点を不一致信
号として出力する一致検出回路と、前記不一致信号によ
り不一致回数をカウントし所定回数に達した場合に、検
出使用不可信号を発生し、前記検出使用不可信号で外部
リセット信号をマスクしたものをリセット信号として前
記一致検出回路に供給するカウンタを用いてなる請求項
１記載の連想メモリ装置。 - （３）メモリセルを行列状に配置し、各書き込み読みだ
しの制御線を列方向に、各書き込み読みだしのデータ線
を行方向に設け、ビットアドレスデコーダにより各列単
位でアクセスでき、ワードアドレスデコーダで各行単位
にアクセスできる構成のワードパラレル、ビットシリア
ル型のランダムアクセスメモリと、前記ランダムアクセ
スメモリの各ワード行の入出力端に配置され、参照デー
タと前記ランダムアクセスメモリに記憶されたデータの
比較を行うＮ列の一致検出／ラッチ回路を具備し、前記
一致検出／ラッチ回路のうち、前記ランダムアクセスメ
モリに近いものから順次第一、第二、・・・・・・、第
Ｎと順番付けを行うと、第一の一致検出／ラッチ回路は
常に使用可能とし、第Ｉ−１（但し、Ｉは２以上Ｎ以下
）の一致検出／ラッチ回路の一致または不一致信号によ
り第Ｉの一致検出／ラッチ回路を使用可能とする連想メ
モリ装置。 - （４）第一の電源に一端を接続した第一のスイッチング
素子と、前記第一のスイッチング素子の他端と、第二の
電源間に２個のスイッチング素子を直列接続した接続体
を２組配し、前記第一のスイッチング素子をＭＰ１、前
記２組のスイッチング素子のうち第一のスイッチング素
子に近いものを各々ＭＮ１、ＭＮ３、第二の電源に近い
ものを各々ＭＮ２、ＭＮ４としたとき、リセット信号を
ＭＰ１の制御端へ接続し、第一のデータ及びその反転デ
ータをそれぞれＭＮ３、ＭＮ１の制御端へ接続し、第二
のデータ及びその反転データをそれぞれＭＮ２、ＭＮ４
の制御端へ接続し、ＭＰ１とＭＮ１の接続点を第一の不
一致信号とし、これをラッチして出力する回路を第一の
一致検出回路とし、前記第一の電源に一端を接続した第
三のスイッチング素子と、前記第二の電源に一端を接続
した第四のスイッチング素子と、前記第三のスイッチン
グ素子の他端と、前記第四のスイッチング素子間に２個
のスイッチング素子を直列接続した接続体を２組配し、
前記第三のスイッチング素子をＭＰＡ、前記第四のスイ
ッチング素子をＭＮＥ、前記２組のスイッチング素子の
うち第三のスイッチング素子に近いものを各々ＭＮＡ、
ＭＮＣ、第四のスイッチング素子に近いものを各々ＭＮ
Ｂ、ＭＮＤとしたとき、前記リセット信号をＭＰＡの制
御端へ接続し、第Ｉ−１（但し、Ｉは２以上Ｎ以下）の
ラッチされた不一致信号をＭＮＥの制御端へ接続し、前
記第一のデータ及びその反転データをそれぞれＭＮＣ、
ＭＮＡの制御端へ接続し、前記第二のデータ及びその反
転データをそれぞれＭＮＢ、ＭＮＤの制御端へ接続し、
ＭＰＡとＭＮＡの接続点を第１の不一致信号とし、これ
をラッチして出力する回路を特許請求の範囲第三項記載
の第１の一致検出／ラッチ回路とした請求項３記載の連
想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4629290A JPH03248396A (ja) | 1990-02-26 | 1990-02-26 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4629290A JPH03248396A (ja) | 1990-02-26 | 1990-02-26 | 連想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248396A true JPH03248396A (ja) | 1991-11-06 |
Family
ID=12743138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4629290A Pending JPH03248396A (ja) | 1990-02-26 | 1990-02-26 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03248396A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013101729A (ja) * | 2011-11-07 | 2013-05-23 | Hiroshima Univ | 連想メモリ |
-
1990
- 1990-02-26 JP JP4629290A patent/JPH03248396A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013101729A (ja) * | 2011-11-07 | 2013-05-23 | Hiroshima Univ | 連想メモリ |
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