JPH0323959B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は複数の発信装置付メータの入力パル
スを計数するパルス計数回路に関するものであ
る。

［従来技術］ 従来のこの種計数回路として、第１図、第２図
および第３図に示すものがある。第１図に示すも
のは、遠隔式水道メータ等で用いられている３線
式パルス発信装置（以下、「パルス発信装置」と
いう）(1)のトランスフア接点（単極双投接点）
（以下、「接点」という）１ａ，１ｂからの入力パ
ルスを計数するパルス計数装置３０で、特開昭55
−129879号公報第１図に示されているものであ
る。このパルス発信装置１の接点１ａの移動子側
を切換接点２の固定端子２ａに、また接点１ｂの
移動子側を固定端子２ｂにそれぞれ入力端子Ｓを
介して接続し、パルス発信装置１の固定端子側を
電源３、モータ４を介して切換接点２の移動子２
ｃに接続し、モータ４の出力軸の回転数を計数表
示機構５によつて計数表示するように構成されて
おり、また、切換接点２の移動子２ｃは計数表示
機構５が１カウント分回動する前に他方の固定端
子２ｂに切換るように構成されている。

この構成において、いま、切換接点２の移動子
２ｃが一方の固定端子２ａに接続されていたとす
る。つぎに、計量器によつてパルス発信装置１の
接点１ａが閉じられると、電源３、モータ４、移
動子２ｃ、固定端子２ａ、接点１ａの閉回路が形
成されてモータ４が回動し、モータ４が所定量、
すなわち計数表示機構５の１カウント分回動する
と、切換接点２の移動子２ｃが他方の固定端子２
ｂに切換わり、モータ４には電流が流れなくなる
ためモータ４は停止し、計数表示機構５の１計数
動作が終了する。

つぎに、計量器が所定量の計量を行なうと、パ
ルス発信装置１の接点１ａを開いた後、接点１ｂ
が閉じられると、電源３、モータ４、移動子２
ｃ、固定端子２ｂ、接点１ｂの閉回路が形成さ
れ、上記と同様の動作によつて計数表示機構５に
よる１係数動作が行なわれる。

なお、接点１ａと１ｂの開閉は差動的に動作
し、両接点が同時にオンとなるタイミングがない
ように構成されている。

また、第２図に示すものは、ステツプモータ６
を用いた、いわゆるステツプモータ式カウンタで
あり、これは第１図と同様の動作を行なうもので
ある。

さらにまた、第３図に示すものは、集積回路
（以下、「IC」と略称する）を使用した電子式カ
ウンタであり、複数の入力端子S1〜Sn（S1〜Sn
は、それぞれパルス発信器１からの２本の信号線
の入力端子を示す）に対応してｎチヤンネルのパ
ルス係数回路３０−₁〜３０_-oを構成するフリツ
プフロツプ７_-1〜7_-oや電子式カウンタ８_-1〜８_-
ｏならびにバツフア回路９_-1〜９_-oを設けたもの
である。

これら従来のパルス計数回路においては、つぎ
のような欠点があつた。

第１図および第２図に示したモータを用いて
カウンタを構成したものでは、全体が大型化す
るばかりでなく、モータ４，６などを必要とす
ることから、消費電力が大きくなり、また装置
が大型になる。

また、第３図に示した電子式カウンタを用い
たものでは、モータ式のものに比して消費電力
は抑制できるが、チヤンネル数分のカウンタお
よび３ステートバツフア回路が必要となり、信
号線なども含めて回路の複雑化を招くうえ、高
価となる。

［発明の概要］ この発明は上記従来のものの欠点を除去するた
めになされたもので、１個のプリセツタブルシフ
トレジスタおよびプリセツタブルカウンタ、さら
にはメモリ等を組み合せた簡単な構成により、複
数の単極双投接点（以下、「Ｃ接点」という）か
ら入力されるパルスを計数できるうえ消費電力を
制御でき、しかも小型で信頼性が高く、安価なパ
ルス計数回路を得ることを目的としている。

［発明の実施例］ 第４図はこの発明の一実施例のブロツク回路
図、第５図はこの実施例のメモリの１チヤンネル
分のメモリ区分を示す図である。

同図において、S1，S2，…Snは複数の入力端
子で、マルチプレクサ１０に接続されている。こ
のマルチプレクサ１０は後述するコントロール回
路２０で制御され、入力端子S1〜Snをサイクリ
ツクに順次選択して入力パルスをプリセツタブル
シフトレジスタ（以下、「シフトレジスタという）
１１に出力する。１２はシフトレジスタ１１の出
力端に接続されたパルス判定回路、１３はカウン
ト条件判定回路で、Ｃ接点の２つの接点１ａ，１
ｂから入力パルスが交互に入力されているか否か
を判定するものである。

14は断線・短絡検出回路であり、伝送線の断線
や短絡ならびに発信装置側の異常等を検出するも
のである。１５は１桁（この例では４ビツトとす
る）のプリセツタブルカウンタ（以下、「カウン
タ」という）、１６は桁上げ回路、１７はパルス
発生回路であり、マルチプレクサ１０のスキヤニ
ング用および後述するメモリ１９の読み出しおよ
び書き込み用タイミングパルスを発生するもので
ある。１８はパルス発生回路１７からのパルスを
分周するバイナリカウンタであり、後述するメモ
リ１９のアドレス切換え用、さらには後述するコ
ントロール回路２０のアドレス切換え用のパルス
を得るためである。

１９は集積回路ICで構成されたメモリで、第
５図に示したように、１チヤンネルごとに12桁
（１桁４ビツト）M1〜M12のメモリ区分をｎチヤ
ンネル分備えており、シフトレジスタ１１やカウ
ンタ１５に接続されている。２０はコントロール
回路で、マルチプレクサ１０のスキヤニングを行
なうとともに、入力端子S1〜Snを選択するため
に必要なマルチプレクサ１０の切換え、およびメ
モリ１９の１桁目から12桁目までを切換えるため
のアドレス切換信号、およびシフトレジスタ１１
およびカウンタ１５に対する読み出し／書き込み
モードの切換信号、さらには１チヤンネル分のデ
ータをメモリ１９の１桁目M1〜12桁目M12に書
き込みあるいは読み出すための桁信号を出力する
ように構成されている。メモリ１９はアドレス切
換信号によつてアドレス切換えを行ない、かつア
ドレス切換時にモード切換信号によつて記憶内容
をシフトレジスタ１１やカウンタ１５への読み出
し、および書き込みを行なうもので、１桁目M1
〜12桁目M12のうち、１桁目M1はＣ接点の一方
の接点情報である入力パルスを順次シフト記憶す
る領域、２桁目M2はＣ接点の他方の接点情報で
ある入力パルスを順次シフト記憶する領域、３桁
目M3はＣ接点の２つの接点から交互にパルスが
入力されたことを記憶する領域、４桁目M4はＣ
接点の一方の接点から入力されたパルス数をカウ
ントする領域、５桁目M5はＣ接点の他方の接点
から入力されたパルス数をカウントする領域、６
桁目M6は両接点の同時オンの時間をカウントす
る領域、７桁目M7〜12桁目M12はカンウントデ
ータとして使用する領域であつて、１桁目M1か
ら３桁目M3まではシフトレジスタ１１との間で
データの読み出し／書き込みが行なわれ、４桁目
M4から12桁目M12まではカウンタ１５との間で
データの読み出し／書き込みが行なわれる つぎに、この実施例の動作を説明する。

メモリ１９のNo.１〜No.ｎチヤンネルを順にコ
ントロール回路２０により選択する。

選択されたチヤンネルに該当するメモリから
１桁目M1のデータがコントロール回路２０に
より選択され、シフトレジスタ１１に読み出さ
れる。

同時にコントロール回路２０によつてマルチ
プレクサ１０がスキヤンされ、選択されたチヤ
ンネルに該当する入力端子Ｓが選択される。

つぎに、シフトレジスタ１１に読み出された
データが、ステツプによつて選択された入力
端子Ｓから入力される、たとえば接点がオンで
あることを示す“１”、またはオフであること
を示す“０”の入力パルスにより、データ１ビ
ツトシフトされる。シフトされたデータは、再
びメモリの元のアドレスに書き込まれる。

つぎに、パルス発生回路１７からの出力パル
スがバイナリカウンタ１８にてカウントされ、
メモリ１９のアドレスが１つ進められて２桁目
M2のデータがシフトレジスタ１１に読み出さ
れ、ステツプからまでの動作が繰り返えさ
れる。

同時に、パルス判定回路１２は、M1、M2に
書き込まれるデータを読み取り、接点１ａおよ
び１ｂがそれぞれオフからオンに変化したか否
かを判断する。すなわち、パルスの発生速度は
接点の動作速度よりも速いので、たとえばM1、
M2のデータが“0011”のように、複数回オン
を示すビツト構成となつた場合に、接点がオン
になつたと判断して誤つた判断がなされるのを
防止している。

つぎに、バイナリカウント１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
よりM3が選択されてシフトレジスタ１１に読
み出される。

ここではＣ接点の一方の接点がオフからオン
状態になつたときには“１”を、他方の接点が
オフからオン状態になつたときには“０”をシ
フトするように構成されており、両接点１ａ，
１ｂが交互にオフからオン状態ならないときに
は、シフトレジスタ１１の内容は変らない。

したがつて、Ｃ接点の２つの接点１ａ，１ｂ
から交互にパルスが入力された正規の入力の場
合は、メモリ１９の３桁目M3の内容は「0101」
または「1010」のデータとなり、再び元のアド
レスに書き込まれる。このM3のデータはカウ
ント条件判定回路１３により正規のパルスであ
るか否かが判定され、正規のパルスと判定され
た場合は、メモリ１９の４桁目M4〜６桁目M6
に書き込まれている異常検出データがリセツト
される。

つぎに、バイナリカウンタ１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
よりM4が選択されてカウンタ１５に読み出さ
れる。

ここでは、Ｃ接点の２つの接点１ａ，１ｂの
うち、一方の接点から連続して入力された異常
パルス、すなわち、片側パルスのみがカウント
されて加算され、元のアドレスに書き込まれ
る。

つぎに、バイナリカウンタ１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
の５桁目M5が選択されてカウンタ１５に読み
出される。

ここでは、Ｃ接点の他方の接点から連続して
入力された片側パルスがカウントされて加算さ
れ、元のアドレスに書き込まれる。

断線・短絡検出回路１４は、M4またはM5の
カウント値がある設定値を越えたとき、Ｃ接点
から入力端子Ｓまでの間の断線または短絡が生
じたものとして断線信号等の所定の信号を送出
する。

つぎに、バイナリカウンタ１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
の６桁目M6が選択されてカウンタ１５に読み
出される。

ここでは、Ｃ接点の一方の接点および他方の
接点が同時にオンである場合を検出し、これを
カウントする。

つぎに、バイナリカウント１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
の７桁目M7が選択されてカウンタ１５に読み
出される。

ここでは、カウント条件判定回路１３によつ
て正規の入力パルスと判断された入力パルスが
カウントアツプされ、桁上げがあれば桁上げ回
路１６に桁上げが記憶保持されるとともに、メ
モリ１９の元のアドレスに書き込まれる。

つぎに、バイナリカウンタ１８によつてメモ
リ１９のアドレスが１つ進められ、メモリ１９
の８桁目M8が選択されてカウンタ１５に読み
出される。

ここでは、桁上げ回路１６に桁上げが記憶さ
れていれば１パルスカウントアツプし、そうで
ない場合は読み出しデータがそのままメモリ１
９の元のアドレスに書き込まれる。この場合、
桁上げがあれば桁上げ回路１６に桁上げが記憶
保持される。

以下、M9〜M12まで順次カウンタ１５に読
み出され、カウントアツプ、書き込みが繰り返
される。

１チヤンネルのカウント動作は以上で終了
し、コントロール回路２０はメモリ１９のつぎ
のチヤンネルを選択するとともに、マルチプレ
クサ１０で該当する入力端子を選択させて、当
該チヤンネルの計数動作を開始する。

なお、上記実施例では、断線・短絡検出回路
１４を導入した例で説明したが、これは必ずし
も必要なものではない。また、上記実施例で
は、チヤンネル分の桁構成を12桁としたが、こ
れに限定されるものではない。

また、上記実施例では、パルス判定回路１
２、カウント条件判定回路１３、断線・短絡検
出回路１４およびコントロール回路２０をハー
ドウエアで構成したが、CPUで構成してもよ
いことはいうまでもない。

［発明の効果］ 以上のように、この発明は、複数チヤンネルの
Ｃ接点を有するメータをマルチプレクサで順次選
択するとともに、選択されたチヤンネルの２つの
接点から入力されるパルスをシフトレジスタに入
力し、このシフトレジスタのデータから２つの接
点のオン・オフ状態や２つの接点からの交互に入
力されている状態から正常な入力パルスのみをプ
リセツタブルカウンタで計数し、この計数値をチ
ヤンネルごとにメモリに書き込むようにしたもの
であるから、従来のモータ式のもののように大型
化や消費電力の増大を招いたりすることなく、複
数の発信装置付メータからのＣ接点パルスをカウ
ントできるうえ、各チヤンネルごとにカウンタや
３ステートバツフア回路等を設ける必要がないた
め、回路構成や配線も簡素となり、安価で信頼性
の高いパルス計数回路が得られる効果がある。

【図面の簡単な説明】

第１図〜第３図は従来の異なるパルス計数回路
の構成図、第４図はこの発明に係るパルス計数回
路の一例を示すブロツク図、第５図は１チヤンネ
ル分のメモリ割付の一例の説明図である。 １０……マルチプレクサ、１１……プリセツタ
ブルシフトレジスタ、１２……パルス判定回路、
１３……カウント条件判定回路、１５……プリセ
ツタブルカウンタ、１９……メモリ、２０……コ
ントロール回路。なお、図中、同一符号は同一も
しくは相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 複数チヤンネルの単極双投接点を有する発信
   装置付メータの２ラインの出力回線から入力され
   るパルスをチヤンネルごとに順次スキヤニングし
   て計数するように構成されたパルス計数回路であ
   つて、上記複数のチヤンネルをスキヤニングして
   順次選択するマルチプレクサと、上記各チヤンネ
   ルの入力接点の情報および計数データが書き込ま
   れるメモリと、上記マルチプレクサによつて選択
   されたチヤンネルの接点情報を上記メモリから読
   み出し、入力されたパルスを加算して当該メモリ
   の元の領域に書き込むプリセツタブルシフトレジ
   スタと、このシフトレジスタの出力データから当
   該選択されたチヤンネルの単極双投接点のオン・
   オフ状態および２ラインからの交互の入力状態か
   ら正常な入力パルスを選択する手段と、上記メモ
   リから計数データを読み出して正常な入力パルス
   をカウントアツプして上記メモリの元のメモリ領
   域に書き込むプリセツタブルカウンタと、上記メ
   モリと上記プリセツタブルシフトレジスタおよび
   上記プリセツタブルカウンタとの間のデータの読
   み出しおよび書き込み、ならびに当該装置の動作
   を制御する手段とを備えたパルス計数回路。