JPH0323702A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＡＭ／ＦＭラジオ受信機，コードレス電話，自
動専用電話機等の送信部に用いられるＰＬＬ回路に係９
、特にこの回路の電圧制御発振器の変調周波数特性の改
善に関するものである。

く従来の技術〉 近年、ラジオ受信機や、コードレス電話，自動軍用電話
機等多バンドチューナとしてＰＬＬ回路が盛んに使用さ
れる様になってきている。従来、送信部に使用されるＰ
　Ｌ　Ｌ　（　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　
）回路は第４図に示すよな基本構或をもち、制御端子Ｖ
Ｔに加える電圧で発振周波数が変化する特性を．もつ電
圧制御発振器（　Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅ
ｄＯｓｃｉｌｌａｔｏｒ　：ＶＣ（Ｌ以下ＶＣＯ１と記
す）と基準信号Ｖｓ　及びＶＣＯ　１からの信号の位相
を比較し、その位相差に応じた電圧を出力する位相比較
器２、更にこの位相比較器２からの出力を積分し、ＶＣ
Ｏ１の制御端子ＶＴに電圧帰還する低域フィルタ３　（
　Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ　：　Ｌ　Ｐ　Ｆ　
）及びＶＣＯＩの出力信号の周波数を１／Ｎに分周する
ブリヌケーヲ４とから或っている。

また、送信信号である変調入力信号ＶｉｎぱＶＣＯＩの
Ｖｌ　端子に入力されておシ、上記ｖＣＯｌの出力信号
と合或される。

以上のように構戊されたＰＬＬ回路において、ＶＣＯＩ
の出力信号を基準信号Ｖｓの周波数に精密に合わせる時
、先づ位相比較器２に２つの信号が加えられ、その２者
の差の分だけ、つまシ誤差信号が出力される。その後、
低域フィルタ３を通シ、補正値としてＶＣＯ　１に加え
られる。ＶＣＯＩの出力信号Ｖｏｕｔは、上記補正値に
よって基準信号Ｖｓ　に近づくように周波数が制御され
、この一連の動作が繰り返されて、最終的に上記出力信
号Ｖｏｕｔは基準信号Ｖｓ　に正確に合致する。（この
動作状態が一般には１ロック１すると呼ばれている。） く発明が解決しようとする課題〉 ＰＬＬ回路においては、上記の１ロツク“の過程が早か
ったυ、遅かったυ、又補正する途中で行き過ぎたりす
る場合がある。この様な動作は低域フィルタ定数が大き
く影響していることは周知の事実であ９、ＰＬＬ回路全
体の特性が決まると言われている。

例えば、キャプチャレンジ（ロックしていない状態から
ロックする周波数の上限，下限の周波数範囲）を広くす
ることによシ、ロックし易く、又短時間でロックするこ
とが出来るが、これに伴い雑音帯域も広くなっているこ
とから、ロック時の特性が劣化し、又逆に狭くすればロ
ック時の特性が良くても、ロックする迄に時間を要し、
周波数の切換え時間が長くなる。

この様な相反する条件が低域フィｐタ定数の決定を左右
し、更には電圧制御発振器（ＶＣＯ）の変調周波数特性
を平坦化する役目をフィルタ定数が但っでいる事から、
前記、ＰＬＬ回路構或の中でも低域フィルタは重要な回
路であり、フィルタ定数を決定する為に、 （１）／Ｌ／−プが安定であること （２）チャンネル切換え時間（ロックアップタイム）が
短かいこと （３）定常状態において雑音が少ないこと等の検討が種
Ａ実施されている。

以上のようにループの諸特性は低域フィルタの定数によ
シ左右されることが大きく、前記（１）乃至（３）の設
計要件は互に相反する条件もある為、実際の設計にかい
ては仕様を満たす様に定数を最適化する過程が不可欠と
なっている。又、実験的に定数を補正したシ、安定度を
損わない範囲で他のラグフィμターを追加するといった
手法がとられているが全ての特性を満足出来ないといっ
た問題があった。

そこで本発明の目的は、ロックアップタイムを短縮する
ようフィルタ一定数を設定しても、このフィルタ一定数
によって、ロック時の変調周波数特性が劣化することの
ないＰＬＬ回路を提供することにある。

く課題を解決するための手段〉 上記目的を達戊するために、本発明による通信用，機器
の送信部に用いるＰＬＬ回路は、変調入力信号をインピ
ーダンス素子から構或される補正回路を介して、電圧制
御発振部に入力する構戊とした。

く作　用〉 上記のような構戊とすることにより、ＰＬＬ回路に不要
な信号戒分が入力されることを防止でき、ロックアップ
タイムを短縮するようフィルタ一定数を設定しても、ロ
ック時の変調周波数特性の劣化しないＰＬＬ回路を提供
することができる。

く突施例〉 本発明の一実施例を第１図乃至第３図を参照して説明す
る。第ｌ図は本発明の一実施例を示すＰＬＬ回路ブロッ
ク図であシ、ロックアップタイムを短縮するよう低域フ
ィｐタ一定数を最適化している。なお、第４図に示した
従来例と同一機能ブロックについては同一符号を付して
いる。

第１図に示すように、変調入力信号Ｖ　ｉ　ｎは、直列
に接続した抵抗ＲＭ　　と可変コンデンサＣＭとから或
る補正回路５を介してＶＣＯＩの入力端子Ｖ！に入力さ
れている。上記ＶＣＯＩの出力は、出力信号Ｖ　ｏ　ｕ
　ｔとして取シ出されると同時にプリスケーラ４に入力
され、１／Ｎ分周される。

次に、上記プリスケーラ４の出力信号は位相比較器２に
入力され、基準信号Ｖｓ　　と比較される。

さらに、上記位相比較器２の出力は低域フィルタ３を介
して、ｖｃｏ　ｔの制御端子ＶＴに入力されている。

第２図は、上記補正回路５を挿入しない従来の回路及び
本発明一実施例の回路によって得られた変調周波数特性
を示す図である。同図の曲線Ａ乃至Ｄは、本発明一実施
例による変調周波数特性を示してかり、補正回路５の抵
抗ＲＭを一定とし、可変コンデンサＣＭの容量を変化さ
せて得られたものである。同図曲線Ｅは、上記補正回路
５を挿入しない従来の回路による変調周波数特性を示し
た曲線である。

同図曲線Ｅよう明らかなように、ロックアップタイムを
短縮するよう低域フィルタ３の定数を最適化しただけの
従来例に釦いては、変調周波数特性の検波レベルは低域
に釦いて上昇傾向にあり、Ｓ／Ｎ劣化の要因となってい
る。これに対し、本発明による補正回路５を追加すれば
、同図曲線Ｃ及びＤに示すように、抵抗ＲＭを２ＫΩ一
定、コンデンサＣＭを０．０４８μＦ〜０．０６μＦと
することによク、検波レベノレを低域においても比較的
平坦（ＩＫＨｚのレベルに対し、＋１ｄＢ以内）にする
ことが可能となった。

第３図中、曲線Ａ乃至Ｃは、補正回路５の＃ネコンデン
サＣＭを一定とし、抵抗ＲＭを変化させた場合の変調周
波数特性を示している。同図曲線Ｂ及びＣより明らかな
ように、コンデンサＣＭを０．０４８μＦ一定、抵抗Ｒ
Ｍを２ＫΩ〜３，９ＫΩとすることにより、検波レベル
を比較的平坦にすることができる。

以上のように、コンデンサＣＭと抵抗ＲＭとを直列に接
続した補正回路５を設け、且つ一方を可変として補正回
路５の全インピーダンスを調整することによっ−Ｃ，Ｐ
ＬＬ回路の変調周波数特性の改善が容易に可能となる。

この結果、ロックアップタイムが短くなるように低域フ
ィルターの定数を任意に定めても、それによるロック時
の変調周波数特性の劣化を解消することができ、常に変
調周波数特性の優れたＰＬＬ回路を提供することが可能
となった。

な釦、上記実施例にかいては、補正回路５として、抵抗
ＲＭ　とコンデンサＣＭを直列に接続し、且つ一方を可
変としたものを使用したが、他の実施例として可変抵抗
，可変コンデンサを単独で使用する、或いはコイノレを
使用することもできる。

く発明の効果〉 以上のように本発明によれば、通信用機器の送信部に用
いられるＰＬＬ回路において、ロックアップタイムが短
くなるように低域フィルターの定数を任意に定めても、
それによるロック時の変調周波数特性の劣化を解消する
ことができ、常に変調周波数特性の優れたＰＬＬ回路を
提供することができる。

【図面の簡単な説明】

第１図は本発明一実施例によるＰＬＬ回路のブロック図
、第２図及び第３図は周波数特性図、第４図は従来のＰ
ＬＬ回路を示すブロック図である。 １・・・電圧制御発振器（ＶＣＯ），　　　２・・・位
相比較器，　　３・・・低域フィルタ，　　４・・・プ
リスケーラ，５・・・補正回路。 ｆｔＲ厠ぼ舷ＣＨｚ＞ 〕３区

Claims (1)

1. 【特許請求の範囲】 １、環状に接続した電圧制御発振器とプリスケーラと位
   相比較器と低域フィルタとからなり、通信用機器の送信
   部に用いられるＰＬＬ回路において、 送信する変調入力信号を、インピーダンス素子から構成
   される補正回路を介して、上記電圧制御発振器に入力す
   るようにしたことを特徴とするＰＬＬ回路。