JPH03231474A - 縦型電界効果トランジスタ - Google Patents

縦型電界効果トランジスタ

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JPH03231474A
JPH03231474A JP2027620A JP2762090A JPH03231474A JP H03231474 A JPH03231474 A JP H03231474A JP 2027620 A JP2027620 A JP 2027620A JP 2762090 A JP2762090 A JP 2762090A JP H03231474 A JPH03231474 A JP H03231474A
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JP
Japan
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electrode
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effect transistor
region
semiconductor substrate
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JP2027620A
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Masami Sawada
雅己 沢田
Yoshizo Hagimoto
萩本 佳三
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NEC Corp
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NEC Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタに関する。
〔従来の技術〕
従来、この種の縦型電界効果トランジスタは、第3図に
示す断面図のように、N型の半導体基板1上に形成され
たN型のエピタキシャル層2の内に互に離れて設けられ
たP型のベース領域3を有し、このベース領域3内にN
型のソース領域13を有し、このソース領域13をオー
パーラ・ノブするようなゲート酸化膜5を介してポリシ
リコン等によるゲート電極6を有し、このゲート電極6
を他電極と短絡しないようにPSG等の絶縁膜7で覆い
、この絶縁膜7上に被着した金属膜によりべ−ス領域3
とソース領域13とを短絡してソース電極9を構成し、
半導体基板1の下部に被着した金属膜によりドレイン電
極8を構成していた。
〔発明が解決しようとする課題〕
上述した従来の縦型電界効果トランジスタは、数十Vか
ら数百■のソース・ドレイン間耐圧を得るのに、電界緩
和のため、フィールドプレート等を有する最外周部を設
けている。
この最外周部は、ソース・ドレイン間耐圧の大きさによ
ってその構造1幅等が異なるのが一般的である。例えば
、ソース・ドレイン間耐圧が数十V程度の縦型電界効果
トランジスタでは、最外周部の幅は70〜150μm程
度である。この最外周部は能動素子部ではないことから
、1mm口以下のようにチップ面積が小さい場合、チッ
プ効率(チ・ツブ効率−能動素子部面積/チ・ツブ面積
)が非常に悪くなる。さらに、この従来構造を採用して
いる限り、ポンディングパッド等の面積を考慮すると、
0.4 m m口程度のチップが最小限界である。
〔課題を解決するための手段〕 本発明の縦型電界効果トランジスタは、第1導電・型の
半導体基板に互に離れて設けられた第2導電型のベース
領域、ベース領域内に設けられた第1導電型拡散層、互
に離れて設けられたベース領域内の第1導電型拡散層を
オーバーラツプするゲート酸化膜を介して形成されたゲ
ート電極、ゲート電極を覆う絶縁膜、絶縁膜上に被着し
た金属膜からなる第1の電極および半導体基板の下部表
面に被着した金属膜からなる第2の電極を有する縦型電
界効果トランジスタにおいて、半導体基板とベース領域
とが電気的に接続され、第1の電極が第1導電型拡散層
のみと接続され、第1の電極をドレイン電極、第2の電
極をソース電極として構成される。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(a)、(b)は本発明の第1の実施例の断面図
である。第1図(b)は第1図(a)のA−A’線に沿
った断面図である。
抵抗率が約0.01Ω−cmのN型の半導体基板1上に
形成された抵抗率が1〜10Ω−cm、厚さが5〜10
μmのN型のエピタキシャル層2に、深さ約4〜8μm
程度のP型のベース領域3が形成され、このベース領域
3内に深さ2・〜5μm程度1表面キャリア濃度がlX
l019cm’以上となるN型のドレイン領域4が形成
され、エピタキシャル層2とベース領域3とはAN等の
金属配線12aにより短絡している。トレイン領域4を
オーバーラツプする約500人の膜厚のゲート酸化膜5
を介して約5000人の膜厚のポリシリコンからなるゲ
ート電極6が形成され、ゲート電極6が他の電極と短絡
しないようにこれをPSG等の絶縁膜7で覆い、ドレイ
ン領域4上部の絶縁膜7を開口し、Af等の金属膜を被
着加工してトレイン電極8が形成される。半導体基板下
部には、AuSb等の金属膜を被着加工してしてソース
電極9が形成される。
このような構造の縦型電界効果トランジスタの動作原理
は従来構造のそれとほぼ同等である。この構造では、ソ
ース・ドレイン間に逆バイアスが印加された場合、ベー
ス領域3中に空乏層が延び、所定の電界強度を越えたと
き、ベース領域3の中でブレークダウンする。このこと
から、従来の縦型電界効果トランジスタのような電界緩
和のためのフィールドプレート等を有する最外周部は不
要となる。
次に、第2図に示す断面図を用いて、本発明の第2の実
施例の説明をする。
本実施例は、第1の実施例の縦型電界効果トランジスタ
に保護用のダイオードを接続させた例であり、ゲート酸
化膜の静電耐量の向上に寄与する。なお、第2図はダイ
オード部分のみの断面図である。
N型の半導体基板1上に形成されたN型のエピタキシャ
ル層2に、P型のアノード領域10を形成し、アノード
領域10にN型のカソード領域11を形成する。アノー
ド領域10.カソード領域11の形状および濃度は、要
求される保護用のダイオード特性により決定される。こ
れらの領域は、縦型電界効果トランジスタのベース領域
、ドレイン領域と同−東件で形成することもある。P型
のアノード領域10はN型のエピタキシャル層2とAe
等の金属配線12aにより短絡しており、N型のカソー
ド領域11はAe等の金属配線12によりゲー電極6に
電気的に接続している。
第1の実施例において示したように、金属配線12aは
縦型電界効果トランジスタのベース領域とドレイン領域
とを短絡するのにも用いられ、トレイン電極8.金属配
線12および金属配線12aは同一工程で形成される。
従来構造の縦型電界効果トランジスタにおいて保護用の
ダイオードを形成する場合、第3図に示したソース領域
13に相当するN型の拡散層をカソード領域とし、ベー
ス領域3に相当するP型の拡散層をアノード領域とし、
エピタキシャル層2と半導体基板1とをドレイン領域と
するため、ベース領域3とエピタキシャル層2とを短絡
することが出来ず、その結果として、従来の保護用のダ
イオードでは寄生バイポーラ効果を避けることが困難で
あった。しかるに本実施例では、ベース領域3とエピタ
キシャル層2とを短絡した形で保護用のダイオードが形
成出来ることから、寄生バイポーラ効果の制約は無い。
また、従来構造で保護用のダイオードを形成する場合、
金属配線、電極等の配線構造がトランジスタ部分と異な
るため、保護用のダイオード自体を形成するための領域
と配線用の領域を別途必要としたが、本実施例では、配
線構造等がトランジスタ部分と共通なため、トランジス
タ1/2個分の面積により保護ダイオードを形成出来、
配線用の面積を新たに設ける必要がないため、そのため
の面積増加はトランジスタ172個分ですむ。
〔発明の効果〕
以上説明したように本発明は、従来構造の縦型電界効果
トランジスタとはソース・ドレインを逆てして形成する
ことにより、従来の縦型電界効果トランジスタのような
電界緩和のためのフィールドプレート等を有する最外周
部は不要となり、チップ効率が向上し、0.4 m m
口重下の小さなチップを実現することも可能になる。
【図面の簡単な説明】
第1図(a)、(b)は本発明の第1の実施例の縦断面
図、第2図は本発明の第2の実施例の縦断面図、第3図
は従来の縦型電界効果トランジスタの縦断面図である。 1・・・半導体基板、2・・・エピタキシャル層、3・
・・ベース領域、4・・・ドレイン領域、5・・・ゲー
ト酸化膜、6・・・ゲート電極、7・・・絶縁膜、8・
・・トレイン電極、9・・・ソース電極、10・・・ア
ノード領域、11・・・カソード領域、12.12a・
・・金属配線、13・・・ソース領域。

Claims (1)

  1. 【特許請求の範囲】 1、第1導電型の半導体基板に互に離れて設けられた第
    2導電型のベース領域、前記ベース領域内に設けられた
    第1導電型拡散層、互に離れて設けられた前記ベース領
    域内の前記第1導電型拡散層をオーバーラップするゲー
    ト酸化膜を介して形成されたゲート電極、前記ゲート電
    極を覆う絶縁膜、前記絶縁膜上に被着した金属膜からな
    る第1の電極および前記半導体基板の下部表面に被着し
    た金属膜からなる第2の電極を有する縦型電界効果トラ
    ンジスタにおいて、前記半導体基板と前記ベース領域と
    が電気的に接続され、前記第1の電極が前記第1導電型
    拡散層のみと接続され、前記第1の電極をドレイン電極
    、前記第2の電極をソース電極として構成されることを
    特徴とする縦型電界効果トランジスタ。 2、前記半導体基板に電気的に接続された前記ベース領
    域と前記第1導電型拡散層とにより保護用のダイオード
    が構成されることを特徴とする請求項1記載の縦型電界
    効果トランジスタ。
JP2027620A 1990-02-06 1990-02-06 縦型電界効果トランジスタ Expired - Lifetime JP2676958B2 (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921065A (ja) * 1982-07-26 1984-02-02 Nec Corp 半導体装置

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* Cited by examiner, † Cited by third party
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JPS5921065A (ja) * 1982-07-26 1984-02-02 Nec Corp 半導体装置

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