JPH03214907A - Waveform generating method - Google Patents
Waveform generating methodInfo
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- JPH03214907A JPH03214907A JP992890A JP992890A JPH03214907A JP H03214907 A JPH03214907 A JP H03214907A JP 992890 A JP992890 A JP 992890A JP 992890 A JP992890 A JP 992890A JP H03214907 A JPH03214907 A JP H03214907A
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、波形メモリとデジタル・アナログ変換器(以
下DA変換器という)を用いた波形発生器の波形発生方
法の改善に関する。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to an improvement in a waveform generation method of a waveform generator using a waveform memory and a digital-to-analog converter (hereinafter referred to as a DA converter).
〈従来の技術〉
波形メモリに格納された波形データを順次読み出し、D
A変換器でアナログ信号に変換することにより、任意の
アナログ波形を発生する波形発生装置がある。第7図は
この種の従来の波形発生装置の一例を示す構成図である
。図において、1は基準クロックを発生するクロック発
生器である。<Conventional technology> The waveform data stored in the waveform memory is read out sequentially, and the D
There is a waveform generator that generates an arbitrary analog waveform by converting it into an analog signal using an A converter. FIG. 7 is a block diagram showing an example of a conventional waveform generator of this type. In the figure, 1 is a clock generator that generates a reference clock.
2はアドレス発生器で、波形メモリ3をアクセスするア
ドレスを発生する。波形メモリ3には演算・制御回路4
から所望の波形データが格納されていて、アドレス発生
器2からのアドレス指定によりその内容(波形データ=
nビットのデータ)が読み出され、DA変換器5に与え
られる。DA変換器5はクロック発生器1からのクロッ
クに基づきアナログ変換を行なう。2 is an address generator that generates an address for accessing the waveform memory 3; The waveform memory 3 has an arithmetic/control circuit 4
The desired waveform data is stored from the address generator 2, and its contents (waveform data =
n-bit data) is read out and given to the DA converter 5. The DA converter 5 performs analog conversion based on the clock from the clock generator 1.
演算・制御回路4は、定義式に基づいて波形データ(デ
ジタル・データ)を算出し、このようにして得られた各
波形データを波形メモリ3へ格納する処理の他、各部に
必要な制御信号をも発生する機能を有する。The arithmetic/control circuit 4 calculates waveform data (digital data) based on the definition formula, stores each waveform data obtained in this way in the waveform memory 3, and also processes control signals necessary for each part. It also has the ability to generate
く発明が解決しようとする課題〉
ところで、このような構成の波形発生器において、第8
図(a)に示すような波形を出力する場合、DA変換の
際、一定出力が続く部分にクロックのリークや、グリッ
チと呼ばれるノイズ成分が混入し、同図(b)のような
波形が出力されるという欠点があった。Problems to be Solved by the Invention> By the way, in the waveform generator having such a configuration, the eighth
When outputting a waveform like the one shown in Figure (a), during DA conversion, clock leaks and noise components called glitches are mixed into the part where the constant output continues, resulting in a waveform like the one shown in Figure (b). It had the disadvantage of being
本発明の目的は、このような点に鑑みてなされたもので
、一定出力が続く波形部分にクロックやグリッチが発生
しないような波形を発生させることのできる波形発生方
法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a waveform generation method capable of generating a waveform in which no clock or glitch occurs in a waveform portion where a constant output continues.
く課題を解決するための手段〉 第1図は本発明の原理フローを示す図である。Means to solve problems〉 FIG. 1 is a diagram showing the principle flow of the present invention.
波形メモリには波形データ変化ポイントのデータのみを
格納しておくと共に、クロックメモリには元の波形デー
タにおいて同一データが続くときはLOWレベル、変化
するポイントのデータではHIGHレベルとなるデータ
を格納しておく工程と、
クロック発生器より発生する基準クロックによりクロッ
クメモリの内容を読み出し、クロックメモリの内容がH
IGHのときのみ基準クロックが出力されるようにして
、この出力クロックにより更新されるアドレス発生器か
らのアドレスにより波形メモリの内容を読み出すと共に
、前記出力クロックによりDA変換を行なう工程
からなることを特徴とする。The waveform memory stores only data at waveform data change points, and the clock memory stores data that goes low when the same data continues in the original waveform data, and goes high when the data changes. The contents of the clock memory are read out using the reference clock generated by the clock generator, and the contents of the clock memory are set to H.
The method is characterized by a step of outputting a reference clock only when the signal is IGH, reading out the contents of the waveform memory using an address from an address generator updated by this output clock, and performing DA conversion using the output clock. shall be.
く作用〉
基準クロックをクロックメモリの出力データで制御する
ことにより波形データにおいて一定出力が続く波形部分
では波形メモリのアクセスおよびDA変換器でのDA変
換を停止する。Function> By controlling the reference clock with the output data of the clock memory, access to the waveform memory and DA conversion by the DA converter are stopped in the waveform portion where a constant output continues in the waveform data.
このような制御により、DA変換出力波形の一定出力が
続く波形部分においてクロックやグリッチが重畳しない
ような波形を発生することができる。Through such control, it is possible to generate a waveform in which clocks and glitches are not superimposed in the waveform portion of the DA conversion output waveform where a constant output continues.
く実施例〉
第2図は本発明の方法を実施するための装置のー実施例
を示す構成図である。図において、1は基準クロックを
発生するクロック発生器、11はアドレスカウンタであ
り、クロック発生器1からのクロック信号を受取りそれ
をクロックメモリ12のアドレスアクセス信号に変換す
る機能を持つものである。クロックメモリ12には、波
形メモリ3に格納された波形データに関連して、出力す
る波形データが同一データの連続の場合にはLOWレベ
ルの信号(論理0の信号)、波形データが変化するとき
にはHIGHレベルの信号(論理1の信号)となるよう
なデータが格納される。Embodiment> FIG. 2 is a block diagram showing an embodiment of an apparatus for carrying out the method of the present invention. In the figure, 1 is a clock generator that generates a reference clock, and 11 is an address counter, which has the function of receiving a clock signal from the clock generator 1 and converting it into an address access signal for the clock memory 12. In relation to the waveform data stored in the waveform memory 3, the clock memory 12 receives a LOW level signal (logical 0 signal) when the output waveform data is a series of the same data, and a LOW level signal (logical 0 signal) when the waveform data changes. Data that becomes a HIGH level signal (logical 1 signal) is stored.
13はアンド(論理積)ゲートであり、クロックメモリ
12の出力と第1のディレイ回路15を介したクロック
とが入力される。第1のディレイ回路15はクロックメ
モリ12から出力される信号とクロック発生器1からの
クロックとの位相を調整する(位相を合わせる)ための
ものである。13 is an AND gate, into which the output of the clock memory 12 and the clock via the first delay circuit 15 are input. The first delay circuit 15 is for adjusting the phase of the signal output from the clock memory 12 and the clock from the clock generator 1 (matching the phases).
14はスイッチであり、アンドゲート13の出力または
クロック発生器1の出力のいずれかを選択するものであ
る。選択された出力はアドレス発生器2および第2のデ
ィレイ回路16に入力される。 アドレス発生器2はス
イッチ16経由で与えられるクロックから波形メモリ3
をアクセスするためのアドレスを生成する。A switch 14 selects either the output of the AND gate 13 or the output of the clock generator 1. The selected output is input to the address generator 2 and the second delay circuit 16. The address generator 2 receives a clock from the waveform memory 3 provided via the switch 16.
Generate an address to access.
4aは演算・制御回路であり、各部に必要な制御信号を
発生すると共に次のような機能を有する。4a is an arithmetic/control circuit which generates control signals necessary for each part and has the following functions.
すなわち、定義式に基づき波形データを演算により求め
、その波形データを圧縮した形のデータ、すなわち演算
データの内でデータが変化するポイントのみを抽出して
構成したいわゆるデータ変化ポイントデータを波形メモ
リ3に格納する。また、前記クロックメモリ12には上
述したような形式に変換したデータを与える。That is, waveform data is obtained by calculation based on a definition formula, and data in a compressed form of the waveform data, that is, so-called data change point data that is constructed by extracting only points where data changes from the calculation data, is stored in the waveform memory 3. Store in. Further, the clock memory 12 is provided with data converted into the format described above.
第2のディレイ回路16は、波形メモリ3より出力され
るデータとDA変換器5に与えるクロックの位相を合わ
せるために信号を時間遅延するためのものである。The second delay circuit 16 is for time-delaying the signal in order to match the phase of the data output from the waveform memory 3 and the clock applied to the DA converter 5.
このような構成における動作を次に説明する。The operation in such a configuration will be explained next.
なお、DA変換器5からは第3図(a)に示すような波
形が出力され、アドレス発生器2はアドレス00から始
まり、最終アドレス15から再びアドレス00に戻るよ
うに動作する場合を例にとって説明する。As an example, assume that the DA converter 5 outputs a waveform as shown in FIG. 3(a), and the address generator 2 starts from address 00 and returns to address 00 from the final address 15. explain.
(1)スイッチ14によりクロック発生器1からのクロ
ックを選択した場合(従来と同様の動作)■演算・制御
回路4aは、アドレス発生器2に最終アドレス15を設
定する。(1) When the clock from the clock generator 1 is selected by the switch 14 (same operation as in the conventional case) ① The arithmetic/control circuit 4a sets the final address 15 in the address generator 2.
■演算・制御回路4aは、第3図(a)のDA変換器出
力に相当するデータを波形メモリ3のアドレス00から
15までに格納する。(2) The arithmetic/control circuit 4a stores data corresponding to the output of the DA converter shown in FIG. 3(a) at addresses 00 to 15 of the waveform memory 3.
■アドレス発生器2は入力されるクロック(第3図(b
))に従って波形メモリ3のアドレスをアクセスする。■The address generator 2 receives the input clock (Fig. 3(b)
)) accesses the address of the waveform memory 3.
読み出されたデータ(同図(C))はDA変換器5でア
ナログ変換され、同図(a)に示す波形が出力される。The read data ((C) in the same figure) is converted into analog by the DA converter 5, and the waveform shown in (a) in the same figure is output.
(2)スイッチ14によりアンドゲート13の出力を選
択した場合
この場合は、波形メモリ3に与えるクロックを同一出力
が続くときはクロック入力を停止してデータ出力を更新
しないようにする本発明特有の方式であり、次の手順に
従う。(2) When the output of the AND gate 13 is selected by the switch 14 In this case, the clock input to the waveform memory 3 is stopped when the same output continues, and the data output is not updated. method and follow these steps:
■演算・制御回路4aは、アドレス発生器2にデータ変
化ポイント数10をセットする。(2) The arithmetic/control circuit 4a sets the number of data change points to 10 in the address generator 2.
■演算・制御回路4aは、波形メモリ3にデータ変化ポ
イントデータ、すなわち第3図(d)に示すようなデー
タを格納する。(2) The arithmetic/control circuit 4a stores data change point data, ie, data as shown in FIG. 3(d), in the waveform memory 3.
■演算・制御回路4aは、クロックメモリ12に第3図
(e)に示すような、同一データが続くときはLOWレ
ベル、変化するときはHIGHレベルとなるようにした
データを格納する。(2) The arithmetic/control circuit 4a stores data in the clock memory 12, as shown in FIG. 3(e), which is set to LOW level when the same data continues, and set to HIGH level when it changes.
■アンドゲート13の出力は第3図(f)のようなゲー
テッドクロックとなり、このクロックによりアドレス発
生器2から波形メモリ3をアクセスするアドレスが出力
される。(2) The output of the AND gate 13 becomes a gated clock as shown in FIG. 3(f), and an address for accessing the waveform memory 3 is output from the address generator 2 using this clock.
■波形メモリ3からは第3図(g)に示す値が順次出力
される。すなわち、80H(Hは数値が16進数である
ことを表わす符号),FFH,80H. OOH, ,
, .の波形データが出力される。(2) The values shown in FIG. 3(g) are sequentially output from the waveform memory 3. That is, 80H (H is a code indicating that the value is a hexadecimal number), FFH, 80H. OOH, ,
, . waveform data is output.
■DA変換器5はこれをDA変換し、第3図(h)に示
すようなアナログ波形を出力する。(2) The DA converter 5 performs DA conversion on this and outputs an analog waveform as shown in FIG. 3(h).
以上のようにして、波形変化のない部分においてクロッ
クリークやグリッチの重畳しない波形を発生させること
ができる。In the manner described above, it is possible to generate a waveform in which no clock leak or glitch is superimposed in a portion where the waveform does not change.
なお、第2図の実施例ではクロックメモリ12のアクセ
スタイムがクロックより速い場合であったが、メモリア
クセスタイムがクロックより遅くなる場合の構成例を第
4図に示す。この場合はクロックメモリのアクセスタイ
ムが基準のクロックより8倍遅い場合の例である。In the embodiment shown in FIG. 2, the access time of the clock memory 12 is faster than the clock, but FIG. 4 shows a configuration example in which the memory access time is slower than the clock. This case is an example where the access time of the clock memory is eight times slower than the reference clock.
第4図において第2図と異なる部分はアドレス発生器用
クロック発生手段20である。このアドシス発生器用ク
ロック発生手段20の詳細を第5図に示す。21はクロ
ック発生器1からのクロックを8分周する分周器、22
はクロックドライバ、30は8個のアドレスカウンタか
らなるアドレスカウンタ群、40は8個のクロックメモ
リからなるクロックメモリ群、23はシフトレジスタで
ある。The difference between FIG. 4 and FIG. 2 is the address generator clock generation means 20. In FIG. The details of this ADSIS generator clock generation means 20 are shown in FIG. 21 is a frequency divider that divides the clock from clock generator 1 by 8; 22
30 is an address counter group consisting of eight address counters, 40 is a clock memory group consisting of eight clock memories, and 23 is a shift register.
分周器21で基準クロックが8分周され(このクロック
を分周クロックという)、この分周クロックはクロック
ドライバ22により8個のアドレスカウンタに並列に人
力される。The frequency divider 21 divides the reference clock by eight (this clock is called a divided clock), and the clock driver 22 manually inputs this divided clock to eight address counters in parallel.
アドレスカウンタの各出力により、対応する各クロック
メモリの内容が読み出され、8個の出力はシフトレジス
タ23に同時に入力される。シフトレジスタ23は、基
準クロックをシフトクロックとして、取り込んだ8個の
入力をシフトして順次出力する。Each output of the address counter reads out the contents of the corresponding clock memory, and the eight outputs are simultaneously input to the shift register 23. The shift register 23 uses the reference clock as a shift clock to shift the eight inputs taken in and sequentially output them.
このような構成において、スイッチ14を基準クロック
選択側に設定したときには従来通りの動作により波形出
力が得られる。スイッチ14をアンドゲート側選択にし
た場合には、次のような動作となる。なお、第2図での
説明と異なる動作のみ説明する。分周器21から8個の
クロックメモリに分配されたクロックのタイミングでク
ロックメモリの内容(第6図に示すD1〜D8,D9〜
D16,...)がシフトレジスタ23の入力1〜8に
入る。シフトレジスタ23からは第6図の(d)に示す
ようにDI, D2, D3, . . .の順に出力
される。この出力は第2図の場合と同様にアンドゲート
13に入力され、基準クロックとアンドをとってゲーテ
ッドクロックを得るようになっている。In such a configuration, when the switch 14 is set to the reference clock selection side, a waveform output can be obtained by the conventional operation. When the switch 14 is set to the AND gate side, the following operation occurs. Note that only operations that are different from the explanation in FIG. 2 will be explained. The contents of the clock memory (D1 to D8, D9 to D9 shown in FIG. 6) are determined by the timing of the clock distributed from the frequency divider 21 to eight clock memories.
D16,. .. .. ) enter inputs 1 to 8 of the shift register 23. From the shift register 23, as shown in FIG. 6(d), DI, D2, D3, . .. .. are output in this order. This output is input to the AND gate 13 as in the case of FIG. 2, and is ANDed with the reference clock to obtain a gated clock.
〈発明の効果〉
以上詳細に説明したように、本発明によれば、出力デー
タが変化しないときには波形メモリをアクセスせず、し
かもDA変換も行なわない(データ更新しない)ため、
出力変化のない波形部分にデジタルノイズやグリッチの
重畳しない良質の波形を得ることができる。<Effects of the Invention> As explained in detail above, according to the present invention, when the output data does not change, the waveform memory is not accessed and DA conversion is not performed (data is not updated).
It is possible to obtain a high-quality waveform without superimposing digital noise or glitches in the waveform portion where the output does not change.
第1図は本発明に係る波形発生方法の原理フロ第2図は
本発明を実施するための装置の一実施例を示す構成図、
第3図は動作説明のための各部のデータおよび波形図、
第4図および第5図は本発明を実施するための装置の他
の実施例構成図、
第6図は第4図の装置の動作を説明するためのタイムチ
ャート、
第7図は従来の波形発生装置の一例を示す構成図、
第8図は従来装置における各部の波形を示す説明図であ
る。
1・・・クロック発生器 2・・・アドレス発生器
3・・・波形メモリ 4a・・・演算・制御回
路5・・・DA変換器
11・・・アドレスカウンタ 12・・・クロックメモ
リ13・・・アンドゲート 14・・・スイッチ1
5.16・・・ディレイ回路
第
6
図
(0)基単クロック
(b)クO・ンクメモリ1
出力
01
09
5
第
7
図
第
8
図Figure 1 is the principle flow of the waveform generation method according to the present invention. Figure 2 is a block diagram showing an embodiment of a device for carrying out the present invention. Figure 3 is a diagram of data and waveforms of each part to explain the operation. , FIG. 4 and FIG. 5 are configuration diagrams of other embodiments of the apparatus for carrying out the present invention, FIG. 6 is a time chart for explaining the operation of the apparatus of FIG. 4, and FIG. 7 is a diagram of the conventional apparatus. A configuration diagram showing an example of a waveform generator. FIG. 8 is an explanatory diagram showing waveforms of various parts in a conventional device. 1... Clock generator 2... Address generator 3... Waveform memory 4a... Arithmetic/control circuit 5... DA converter 11... Address counter 12... Clock memory 13...・And gate 14...Switch 1
5.16...Delay circuit Fig. 6 (0) Basic single clock (b) Memory 1 Output 01 09 5 Fig. 7 Fig. 8
Claims (1)
A変換器でアナログ信号に変換することにより、任意の
アナログ波形を発生する波形発生装置において、 前記波形メモリには波形データ変化ポイントのデータの
みを格納しておくと共に、クロックメモリには元の波形
データにおいて同一データが続くときはLOWレベル、
変化するポイントのデータではHIGHレベルとなるデ
ータを格納しておく工程と、 クロック発生器より発生する基準クロックによりクロッ
クメモリの内容を読み出し、クロックメモリの内容がH
IGHのときのみ基準クロックが出力されるようにして
、この出力クロックにより更新されるアドレス発生器か
らのアドレスにより波形メモリの内容を読み出すと共に
、前記出力クロックによりDA変換を行なう工程 からなり、DA変換出力波形の一定出力が続く波形部分
においてクロックやグリッチが重畳しないようにしたこ
とを特徴とする波形発生方法。[Claims] Sequentially reading waveform data stored in a waveform memory,
In a waveform generator that generates an arbitrary analog waveform by converting it into an analog signal with an A converter, the waveform memory stores only data at waveform data change points, and the clock memory stores the original waveform. When the same data continues, the level is LOW,
For data at changing points, there is a process of storing data that becomes HIGH level, and a process of reading out the contents of the clock memory using the reference clock generated by the clock generator, and ensuring that the contents of the clock memory are HIGH.
The DA conversion consists of the steps of outputting the reference clock only when the signal is IGH, reading out the contents of the waveform memory using the address from the address generator updated by this output clock, and performing DA conversion using the output clock. A waveform generation method characterized in that clocks and glitches are not superimposed on a waveform portion of an output waveform where a constant output continues.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP992890A JPH03214907A (en) | 1990-01-19 | 1990-01-19 | Waveform generating method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP992890A JPH03214907A (en) | 1990-01-19 | 1990-01-19 | Waveform generating method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03214907A true JPH03214907A (en) | 1991-09-20 |
Family
ID=11733733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP992890A Pending JPH03214907A (en) | 1990-01-19 | 1990-01-19 | Waveform generating method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03214907A (en) |
-
1990
- 1990-01-19 JP JP992890A patent/JPH03214907A/en active Pending
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