JPH03210657A - 多重プロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は全体として、１台の装置における複数のタスク
の同時実行を容易にする多重プロセッサ計算機システム
に関するものである。更に詳しくいえば、本発明は、共
用されるデータに対する多数の主記憶装置プロセスを全
てが実行するある重要な命令のおのおのが、要求されて
いる主記憶装置アクセスを、予め定められている命令セ
ットすなわち命令クラスに関して原子的に実行している
状況を持つことを許す方法および装置に関するものであ
る。

（従来の技術） 与えられた任意の時刻にただ１つのタスクを実行する１
つのプロセッサだけを含むユニプロセッサ装置において
は、コンピュータ資源の制御にいくつかの問題を生ずる
。

それらの資源の種類にはメモリと、通信チャネルと、Ｉ
１０装置等が含まれるが、他の種類の装置も存在するこ
とが理解される。そのような装置においては、実行され
ているタスクだけが装置の任意の資源をアクセスできる
。したがって、タスクがそれの活動を終るまで、各タス
クは求められている任意の資源と、中央処理装置自体と
に対するそれの制御を維持する。

実際に、ユニプロセッサ装置における各命令は［原子的
（ａｔｏｓｌｃ）Ｊであるよう設計される。ここに、原
子的命令というのは不可分である、すなわち、１つの作
業単位であるように見える、ものとして定義される。ユ
ニプロセッサ装置においては、２種類のタスク命令流か
らの２つの命令を同時に（フェッチまたは記憶装置がイ
ンターリーブされて）実行するようにみることはできな
い。その理由は、タスクの切換え（１つのタスクが実行
から外された後で別のタスクが実行される）が命令の境
界（または非常に長い命令の場合には命令中の中間検査
点）で行われるようにされるからである。

これとは対照的に、多重タスク処理または多重プロセッ
サコンピュータ装置においては、装置資源に対するプロ
セッサアクセスの制御が重要である。その理由は、それ
らの装置は資源を共用する多数のタスクの実行を同時に
、またはインターリーブして実行できるようにするから
である。そのようなアクセスを制御するために各種の先
行技術、たとえばタスク待ち行列、ロッキングスキーム
等が開発されている。

アイビーエム（ＩＢＭ）システム／３７０のような、多
重タスク／多重プロセッサの共用されるデータに対する
動作を行う従来のコンピュータ装置においては、共用さ
れるデータに対して主記憶装置の多重アクセスを原子的
におのおの行う、ある重要な命令が定められる。そのよ
うな装置においては、与えられたＣＰＵで実行する重要
な命令が、与えられたＣＰＵによる最初のアクセスと最
後のアクセスの間に同じ記憶場所をアクセスできる他の
任意のＣＰＵなしに、それのアクセス（主記憶装置場所
に対して）の全てを実行するように見える。

１８Ｍシステム／３７０においては、「試験およびセッ
ト」、「比較および変換」のような命令が定められる。

谷命令は、初めから終りまで分割できないやり方で（す
なわち、原子的）、多数の主記憶装置アクセスを行う。

「試験およびセット」命令を用いて、他のプロセッサの
他の全てのタスクが特別のメモリ内の語をアクセスする
ことを禁じられるような１つの動作中に、メモリからそ
の特定の語をフェッチすること、特定のビットを試験す
ること、および修正された語をメモリへ戻すことができ
る。フェッチおよび戻し記憶装置は原子ユニットまたは
原子基準を形成する。原子基準は、ひとたび始まると、
多重プロセッサ装置内の他のどのｃＰＵによっても割込
みすなわちインターリーブですることはできない。

「比較および交換」命令に関しては、オペランドのフェ
ッチ（比較目的で）と、このオペランドの場所への記憶
（交換目的で）とは、他のＣＰＵにより観察されるよう
に、ブロック同時インターロックされた更新基準である
ように見える。すなわち、他のどのＣＰＵも、最初のＣ
ＰＵのフェッチ（比較のため）と記憶（交換のため）の
間で、どの主記憶装置フェッチまたは記憶を行うように
は見えない。したがって、比較および交換の主記憶装置
の動作は、他のＣＰＵにより観察されるように、原子的
であるようにも見える。

明らかに、１８Ｍシステム／３７０のような多重プロセ
ッサ環境においては、比較試験のためのフェッチと、セ
ットまたは交換のための記憶とを、最初のＣＰＵの７エ
ツチと記憶の間のロックされた場所へデータをフェッチ
または記憶する他のどのようなＣＰＵもなしに行われな
ければならない。命令は、装置内の任意のプロセッサで
動作できる他の全ての命令に関して原子的に実行せねば
ならない。

与えられた主記憶装置場所をロックして、その与えられ
た場所に記憶されているオペランドに対して求められて
いる保護を行うためにハードウェアを使用できることは
周知である。この場所に対する他の任意のＣＰＵのアク
セスを簡単に遅らせることができ、またはこの場所に対
するインターロックされたそのアクセスを遅らせること
ができる。

！開システム／３７０が典型的なものである従来のコン
ピュータにおいて原子的命令の処理をサポートするため
に、オペランドの場所をベースとするハードウェアロッ
キング技術が用いられる。

前述した「試験およびセット」命令と「比較および交換
」命令のような原子的命令自体は、ソフトウェアロック
をテストし、それからそのロックが既にセットされてい
なければそのロックをセットする能力を有するソウトウ
エアを得るためにしばしば用いられる。このソフトウェ
ア性能はソフトウェアロックを利用できなければ機能し
ないことがあるある機能の完全性を保障する手段である
。

アクセスを行う１つまたは複数の汎用命令（たとえばロ
ード命令）を終った後で、ソフトウェアロックを解除す
るためにソフトウェアは別の命令を使用せねばならない
。

それらのソフトウェアロックの使用にはロックアドレス
の計算を必要とする。アドレスの計算に関連するシステ
ムオーバーヘッドは重要なことがあり、特に、例えばロ
ックピットを含んでいる場所に対する比較を含んでいる
緊密なループが実行されるときがそうである。この例に
おいては、与えられた場所についての頻繁で繰返される
アドレス計算がしばしば求められ、それによりプロセッ
サの性能を低下させる。

したがって、データ構造（単一場所、結合されたリスト
等）の完全性を保存するためにソフトウェアロックを使
用する必要を最小限にすることにより、ソフトウェアロ
ックを利用する時に求められるアドレス計算を行う必要
を最小限にすることができることが望ましい。

多重プロセッサ／多重タスク環境において共用されるデ
ータ構造の完全性を保存するための別の技術は、共用メ
モリの区画化と、ＣＰＵにより求められて、与えられた
原子的構造が持続する間の区画のロッキングとを基にし
たアドレスロッキング機構である。そのような技術では
、プロセッサの性能低下は主記憶装置の区画の数の逆関
数であり、その数はＣＰＵの間で供給される信号（区画
を識別する）の数の関数である。その機構は、区画の数
が増大するにつれて扱いにくくなるが、おそらく全ての
命令を原子的に見えるようにできる。更に、各区画に対
するロックビットと、ロックの検査、セットおよび解放
のためのアドレス計算とが求められる。したがって、メ
モリ区画技術の利用によっては、１８Ｍシステム／３７
０について先に述べたロッキング技術よりも大幅な改良
（アドレス計算についての）は実現されない。

アドレス計算に関連する従来技術に固有の別の問題は、
ユニプロセッサで実行するように構成されたプログラム
をとり、多重プロセッサ／多重タスク環境においてその
プログラムを実行する時に生ずる、ソフトウェアに及ぼ
す衝撃である。先に指摘したように、共用されるデータ
場所、更に一般的には共用されるデータ構造、に対する
アクセスの制御は、ユニプロセッサから多重プロセッサ
への環境への移動において重要である。したがって、オ
ペランドの場所をベースとするハードウェアロックと、
共用されるデータ構造のデータの完全性を確保するため
に前述したソフトウェアロック以外の手段を利用するコ
ンピュータ装置を設けることにより、そのような移動の
結果としてのソフトウェアに対する衝撃を最小にするこ
とも望ましい。

装置の性能を向上させるために緊密に結合されたマイク
ロプロセッサ構成を採用する従来のコンピュータ装置も
知られている。緊密に結合されたマイクロプロセッサ構
成を有するコンピュータ装置は、多数の同一プロセッサ
を共用メモリインターフェイスへ結合することを許し、
かつ多数のタスクを１つの装置で同時に実行することを
許す。

オペランド場所をベースとするハードウェアロックとソ
フトウェアロック以外の手段の手段を、共用されるデー
タの完全性を確実にするために利用できるならば、その
装置は非常に有利である。

実際に、データ構造、または命令が作用を及ぼすオブジ
ェクトクラスを基にして、ある重要な命令が命令セット
に分割される（すなわち、予め定められた）場合にコン
ピュータ装置を利用できるものとすると、それは望まし
いことである。それから（１）与えられたクラス内の命
令が実行されている場合に、そのクラス内の命令だけを
ロックアウトする必要があり、（２）予め定められてい
るクラス内のいずれかの命令が与えられたプロセッサに
より実行されるものと識別されると、そのクラス内の命
令をロックアウトするためにアドレス計算は必要とされ
ない。命令クラスの残りのメンバーをロックアウトする
ためにハードウェアを使用できる。

実際に、各クラス内の命令は１組の「比較的」原子的な
命令を構成する。すなわち、他のプロセッサで実行して
いる全ての命令に関して原子的であるいくつかの原子的
な命令を供給する（　１８Ｍシステム／３７０における
ように）のではなくて、与えられた比較的に原子的な命
令（与えられたクラスからの）が実行されている間に、
比較的に原子的な命令により用いられる主記憶装置設備
が、同じクラスからの比較的に原子的な命令を実行して
いる他のプロセッサにより変更させられないことを保障
するために、比較的に原子的な命令のセットを定めるこ
とができる。

実行している比較的に原子的な命令の同じクラスにない
命令は、他のプロセッサで同時に動作することを許され
る。定義により、すなわち、同じクラスにないことによ
り、それらの命令は、比較的に原子的な命令を実行する
ことにより利用されているデータ構造に影響を及ぼすこ
とができない。

その結果、希望の多重プロセッサ装置におけるプロセッ
サの性能を従来の装置により向上できる。

与えられた比較的に原子的な命令が実行されている時に
、影響を受ける特定のデータ構造を保護する必要がある
だけである。比較的原子的な命令と同じクラスの命令を
実行しないプロセッサが処理を続けることは自由である
。

更に、前述にクラスの比較的原子的な命令の処理をサポ
ートする計算機装置は、ユニプロセッサ装置から多重プ
ロセッサ装置へのソフトウェアの移動をサポートし、ソ
フトウェアクロックの必要性を一般に最小にする。その
理由は、共用されるデータの完全性が影響を受けるデー
タ構造の形式（これはユニプロセッサ環境と多重プロセ
ッサ環境の間では不変である）を基にし、先に述べたよ
うに、与えられたクラスのメンバーとしての命令の識別
は、ハードウェアロッキング技術により他のクラスメン
バーを「ロックアウトする」ために必要なことの全てで
あるからである。その結果、従来求められているソフト
ウェアロックがなくされる。

（発明が解決しようとする課題） したがって、本発明の目的は、命令の予め定められてい
るクラス（またはセット）を比較的に原子的なやり方で
処理する方法および装置を含むコンピュータ装置を得る
ことである。そのような装置においては、命令の与えら
れたあらかじめ定められたクラスの各メンバーが、同じ
クラ７“のメンバーである他の命令に関して、原子的に
だけ実行するようにさせられる。

本発明の別の目的は、共用される主記憶装置に対する多
重アクセスを行う命令が、それらの命令により作用を受
けるデータ構造を基にして、原子的に実行される命令の
外観を与えるようなコンビュータ装置を得ることである
。

本発明の別の目的は、共用されるデータの完全性を保護
するために、ソフトウェアロックの代りを供給すること
により、多重タスク／多重プロセッサ計算機装置におけ
る性能低下を最小限にすることである。

本発明の別の目的は、ユニプロセッサ環境から多重プロ
セッサ環境へ移動する時に典型的に経験される、共用さ
れているデータオブジェクトを取扱うソフトウェアに対
する負の衝撃を、ソフトウェアロックとは独立であるデ
ータ構造ロッキング機構を設けることにより、最小にす
ることである。

本発明の更に別の目的は、好適な実施例においては、ハ
ードウェアと、ロック機構を比較的原子的な命令自体に
組込む水平マイクロコードとを用いることにより、比較
的原子的な命令の処理をサポートするコンピュータ装置
を得ることである。

［課題を解決するための手段］ 本発明に従って、（ａ）共用されるメモリ手段と、（ｂ
）この共用されるメモリ手段へ結合され、複数の命令ク
ラスへ分けられる命令セットをおのおの有する複数のプ
ロセッサと、（ｃ）それら複数のプロセッサの１つで進
行している前記クラスの１つにおける命令を、コンピュ
ータ装置内の前記複数のプロセッサのうちの他の任意の
プロセッサで、前記クラス中の任意の命令に対して原子
的に実行させる手段と、（ｄ）前記クラス１つにおける
命令を実行している時を指示するために前記プロセッサ
の間で合図し、その命令が特定のどのクラスのメンバー
であるかの指示を行う手段と、（ｅ）前記装置内の１つ
おきのプロセッサにおける、前記特定のクラス中の他の
全ての命令の操作を遅らせる手段と、を備えるコンピュ
ータ装置が得られる。

本発明は、比較的原子的な命令を含む命令セットを有す
るコンピュータ装置を特徴とするものである。比較的原
子的な命令というのは、それらの命令の命令クラスへの
分割で定義される。各クラス中のそれらの命令は、デー
タ処理資源、たとえば「緊密に結合された多重プロセッ
サ装置」におけるメモリ、をプロセッサが共用するよう
な多重プロセッサ装置における他の全てのプロセッサで
実行する同じクラス内の命令だけに対する原子である。

比較的原子的な命令を実行するのと同じクラスに含まれ
ない命令は他のプロセッサで同時に操作することを許さ
れる。

本発明の好適な実施例に従って、比較的原子的な命令は
それが影響を及ぼすデータ構造で定義される。本発明に
よりサポートされる比較的原子的な命令は、実行中に、
その命令により求められる主記憶装置設備は、同じクラ
スからの比較的に原子的な命令を実行する他のプロセッ
サによって変更されないことが保障される。

本発明の別の特徴は、好適な実施例に従って、比較的原
子的な各命令に対してロック機構を行うために、ハード
ウェアと水平マイクロコードを利用することである。本
発明の別の実施例は、ロッキング機構を行うために比較
的原子的な命令オペレーションコードを復号する手段を
特徴とするものである。

［実施例］ 第１図は多重プロセッサ装置における異なる２つのプロ
セッサで実行している２つの命令の流れを示す。プロセ
ッサ０と１はメモリ資源を共用し、開発のために、プロ
セッサ０により処理されているものとして示されている
流れ内の命令ｎ＋４は、プロセッサ１により処理される
流れ内の命令ｍ＋４により行われるデータ構造と同じデ
ータ構造に作用を及ぼすために定義される。

本発明に従って、命令ｎ＋４とｍ＋４は、比較的原子的
な命令の複数のクラス（またはセット）のうちの１つに
属するために割当てられる。

第１図は、本発明の原理に従って、種々のプロセッサで
進行し、比較的原子的な命令の種々のクラスに属する命
令を同時に実行でき、同じクラスからの２つの命令を同
時に実行する試みは、１つの命令の実行が「遅れる」結
果となる。

説明のために、第１図は命令ｎ＋２が比較的に原子的な
命令の第１のクラスに属するものとして示し、命令ｍ＋
２は比較的原子的な命令の別のりラスに属することが示
され、命令ｎ＋４とｍ＋４は比較的原子的な命令の更に
別のクラス「クラス５」と任意に名づけた同じクラス）
に属していることが示され、示されている命令の残りは
分類されていない（すなわち、比較的原子的な命令のど
のセットにも属していない）。

プロセッサ０と１は命令ｎとｍを同時に実行することが
示されている。命令ｍ＋２（比較的原子的な命令クラス
で「クラス３」と任意に名づける）がプロセッサ１で実
行され、それと同時に命令ｎ＋２（「クラス１」の比較
的原子的な命令と任意に名づける）がプロセッサ０で実
行されている様子が示されている。

定義により、命令ｍ＋２とロー４−２は比較的原子的な
命令の異なるクラスに含まれるから、それらの命令は同
じデータ構造に影響を及ぼさない。

したがって、本発明の教示に従って、それらの命令は同
時に処理されることを許される。

更に、本発明の教示に従って、命令ｍ＋３のような、全
く分類されていない命令（を比較的原子的な命令と同時
に実行できる。これは命令ｎ＋４（プロセッサ９で実行
する比較的原子的な命令）と命令ｍ＋３（プロセッサ１
で実行する）の重なり合いにより示されている。分類さ
れていない命令を互いに並列に実行しているのが示され
ている。

たとえば、命令ｎ＋６がプロセッサ０で、命令ｍ＋５が
プロセッサ１で同時に実行されるものとして示されてい
る。

最後に、命令ｎ＋４の進行中にプロセッサ１により命令
ｍ＋４を実行する試みの結果として、本発明に従って、
命令ｎ＋４が終了させられるまで命令ｍ＋４が「遅れる
」ことになるのが示されている。

原則として、第１図は本発明の原理を具体化する装置内
のプロセッサの希望の動作を示す。各「クラス」は特定
のデータ構造またはオブジェクトクラスに影響を及ぼす
予め定められた命令のセットである。

第１図に示されているプロセッサの動作をサポートする
、すなわち、ここで定義した比較的原子的な命令をサポ
ートするために適当な装置が第２図に示されている。

第２Ａ図と第２Ｂ図は緊密に結合されている多重プロセ
ッサコンピュータ装置のブロック図を示す。プロセッサ
は第２Ａ図と第２Ｂ図に主記憶装置設備を共用するもの
として示されている。１８Ｍシステム／３７０のような
市販されているコンピュータ装置は図示のコンピュータ
装置を典型的に示すものである。

第２Ａ図はｎ個のプロセッサ２０１　、２０２　、・・
・ｎを有する多重プロセッサ装置の例を示す。それらの
プロセッサは主記憶装置２０３を共用し、主記憶装置バ
ス（ｒＭｓバスＪ　）　２５０を介してそれへ結合され
る。第２Ａ図に示されている複数のプロセッサのうちの
２個のプロセッサの詳細が第２Ｂ図に示されている。特
に、第２Ｂ図は、主記憶装置バフ、　（ｒＭｓバスＪ　
）　２５０を介して主記憶装置２０３へ結合されている
プロセッサ２０１と２０２を示す。

第２Ｂ図に示されているプロセッサは周知のキャッシュ
データメモリ（ユニット２１０と２１１　）および関連
するキャッシュディレクトリ（ユニット２１５と２１６
）を含む。第２Ｂ図には処理装置（ｐｕ）自体（ユニッ
ト２２０と２３０）と、記憶装置制御器（ＳＣＵ）　２
４０．２４１と、多重プロセッサディレクトリ（ＭＰ　
ＤＩＲ）２４２．２４３　　（多重プロセッサ装置にお
いてキャッシュの相関性を確実にするために典型的に用
いられる）も示されている。各ＳＣＵは記憶装置バッフ
ァ（ＳＴ　ＢｕＦ）２３５と２３６を含んでいることも
示されている。

第２Ａ図と第２Ｂ図に示されている装置はプロセッサの
間合図リンク２０ｇ　、２８１．２８２を含む。

多重プロセッサ装置においては、プロセッサ２０１１２
０２等は各種の理由で相互に通信する。たとえば、キャ
ッシュの相関性の維持、パススヌービングの実行等のた
めにプロセッサ間の合図を使用できる。

プロセッサ間通信は、本発明自体は構成しない種々の周
知のやり方で行うことができる。例えば、米国特許第４
．７１８，００２号、第４．６８３，７０９号および第
４．４１２．２８８号には、ある種のプロセッサ間通信
を採用するコンピュータ装置が記述されている。

新規なことは、ロックのセット、ロックの検査およびロ
ックのリセット、ロックの仲裁のために、第２Ａ図と第
２Ｂ図に示されているような装置にプロセッサ間通信を
利用することである。ロックは、ここで定義するように
、比較的原子的な命令の処理をサポートするために構成
される。

第３図は第２Ａ図と第２Ｂ図に示されているのに類似す
る装置で、比較的に原子的な命令の処理をサポートする
ための好適な装置を示す。後で行う説明においては、第
２Ａ図と第２Ｂ図に示すプロセッサ間リンクは、プロセ
ッサの間で前記ロック情報（および他の情報）を伝える
ためのものである。

本発明をサポートするハードウェア構造の詳細を説明す
る前に、オブジェクトクラスの例と、各クラスに含ませ
ることができる命令の例とについて説明する。比較的原
子的な命令セットを設計する時に、装置の性能を向上さ
せる基準についても説明する。

定義された比較的原子的な命令クラスの数は、プロセッ
サ設計の変数である。したがって、装置の性能をできる
かぎり向上させるため、すなわち、同時に実行すること
を試みている同じクラスからの命令による性能低下を防
止するために、各クラスの大きさを小さ（でき、定めら
れたクラスの数を増加できる、等である。比較的原子的
な命令の多数のクラスを定めることにより、与えられた
クラスからの２つ以上のオペレーションコードを同時に
実行するための試みが低下させられる可能性が低くされ
る。したがって、比較的原子的な命令の多数のクラスを
定めることはロックの競合、プロセッサの遅れ等を減少
させる傾向があり、それにより装置の性能を向上させる
。

本発明の教示にしたがって、オブジェクトクラスは、ク
ラスのメンバーにより作用させられる共通のデータ構造
に関して定められる。たとえば、「比較および交換」ク
ラスはなじみの１８Ｍシステム／３７０型「比較および
交換」命令（共用されるメモリ内の１つの場所に作用を
及ぼす）に対して定めることができる。「比較および交
換」半語のような類似の命令をこのクラスに含ませるこ
とができる。

比較的原子的な命令を定めるための基準とすることがで
きる別の種類のデータ構造はＩ１０命令待ち行列である
。そのような待ち行列へのエントリはプロセッサにより
行われて、例えば記憶媒体の間でデータを動かす（メモ
リからディスクへ、等）。エントリはＩ１０チャネルに
よって行われる。

他の共用されるデータ構造におけるように、待ち行列エ
ントリの重ね書きは避けるべきであり、このデータ構造
を基にして、比較的原子的な命令の定義が希望の保護を
行うことができる。

Ｉ１０メツセージ待ち行列クラス内の例は、よく知られ
たＩｌｏ　　（出力／人力）型命令およびｌ０Ｗ（入力
／出力および待ち）型命令を含むことがある。

比較的原子的な命令を定めるための基準にすることがで
きるデータ構造の更に別の例は送信／受信待ち行列であ
る。この構造はメツセージリスト（１１Ｏ待ち行列に類
似）、結合されたリスト、または他のある種類の待ち行
列とすることができる。

待ち行列からのメツセージを付加し、またはそれらのメ
ツセージを削除する複雑な命令は、例えば、送信／受信
待ち行列データ構造を基にして、比較的原子的な命令ク
ラスに自然に適合する。

タスクディスクパッチ待ち行列、レコードクレーム、カ
ウンタ構造、各種のディレクトリ等に作用を及ぼす命令
に対して別のクラスを定めることができる。

第３図を再び参照して、示されている部品を機能的にま
とめて、第２Ｂ図のブロック図にマツプできることに注
目すべきである。特に、制御記憶装置３０１と、制御記
憶装置オペレーションレジスタ（ｃ８ＯＲ）３０２と、
プロセッサユニットチップ（Ｐυチップ）３０３と、ロ
ック仲裁ハードウェア３０４とを第２Ｂ図に示されてい
るＰＵ（ブロック２２０）に機能的にまとめることがで
きる。Ｃ３ＯＲ３０２と、ロック仲裁論理３０５と、実
アドレス／指令（ＲＡ／ＣＨＤ）待ち行列３０６と、記
憶装置データバッファ３０７と、キャッシュ制御器３０
８とをまとめて、第２Ｂ図に示されているＳＣＵブロッ
ク（ブロック２４０）として機能的に実行できる。ＲＡ
／ＣＭＤ待ち行列３０６と記憶装置データバッファ３０
７とは組合わされて、第２Ｂ図に示されているＳＴ　Ｂ
ＵＰブロック（ブロック２３５）として機能する。第３
図に示されている残りの部品は第２Ｂ図に示されている
それの片割れ（キャッシュ２４０、キャッシュディレク
トリ２１５およびＭＰ　ＤＩＲ２４２）に直接マツプす
る。

マツピングは第３図に示されているハードウェアが従来
の装置、例えば１８Ｍシステム／３７０　、の機能を実
行できることを示している。また、従来技術から離れて
、第３図に示されているハードウェア要素は、比較的原
子的な命令の形成と処理をサポートするために構成でき
る。

第３図に示されている各ブロックの詳しい機能的な説明
と、比較的原子的な命令の形成と処理をサポートするた
めに、それらのブロックがどのように協働するかについ
てはすぐ後で説明する。仮定することの全ては、ある命
令を与えられたプロセッサ（例えばｍ２Ｂ図のプロセッ
サ２０１　’）で実行する必要があること、および命令
がＰＵチップ３０３により主記憶装置またはキャッシュ
メモリからフェッチされていることである。最初のフェ
ッチ時には、命令が比較的原子的であるか否かは知られ
ていない。

典型的には、フェッチされた命令は、ＰＵチップ３０３
に組み合わされている命令レジスタ（第３図には示され
ていない）に記憶される。次に、ＰＵチップ３０３は制
御記憶装置３０１をアクセスして、与えられた命令を実
行するために必要な一連の制御語中の最初の制御語を得
る。

本発明の一実施例に従って、フェッチされた命令が比較
的原子的か否かを決定できるのはこの点においてである
。比較的原子的な命令がフェッチされたとすると、一連
の制御語中の１つの制御語（最初の制御語が好ましい）
がロックをセットしようと試みる。

本発明の好適な実施例は、ロックコードフィールドを、
与えられた命令に対する各制御語に組合わせるために、
既知の制御記憶装置機構を拡張することを求める。ロッ
ク番号を指定し、かつ試みが与えられたロックを得るた
めか、解放するためであるかを指定するために、ロック
コードフィールドをマイクロコードにより使用できる。

この好適な実施例においては、与えられた制御語に関連
するロックコード語がＣ３ＯＲ３０２へ送られている間
に、その制御語を処理するためにＰＵチップ３０３へ送
ることができる。これが第３図に示されている。一連の
制御語がリンク３５０を介してＰＵチップ３０３へ供給
されることが示され、与えられた制御語に関連するロッ
クコードフィールドがリンク３５１を介してＣ３ＯＲ３
０２へ供給される。したがって、ロックをセットし、ま
たは解放しようとするどのような試みもＣ３ＯＲ３０２
に記憶される。Ｃ３ＯＲ３０２自体はレジスタまたはラ
ッチを用いて実現できる。

ロック仲裁ハードウェア３０４は、（１）保持されてい
るロックを追跡し、（２）ほかのプロセッサが得ようと
試みているロックを認鷹する。本発明の好適な実施例に
従って、ロック仲裁ハードウェア３０４は、保持されて
いるロックを追跡するために内部メモリを用いる。他の
プロセッサにより供給される（ロックをセットまたは解
放しようというそれらのプロセッサの試みについての）
データがプロセッサ間リンク３５５を介して供給される
。

他の１つのプロセッサからのデータパケット、以後ｒＭ
ＰＰＩＥＬＤ　Ｂ　Ｊと呼ぶ、が、リンク３５５を介し
て図示のプロセッサへ入力される様子が第３図には示さ
れている。第３図には示されていないが、本発明の一実
施例において意図されているものは、多重プロセッサ装
置における各プロセッサに、別々のハードウェアリンク
を介して別々のＭＰＰ　Ｉ　ＥＬＤＢを用いることであ
る。あるいは、多重化したバス利用技術を用いることが
できる。

与えられたプロセッサへのＭＰＦＩＥＬＤ　Ｂ入力は外
部ロックプロセッサ情報ばかりでなく、主記憶装置仲裁
情報も伝えるように構成される。これは第３図に示され
ており、リンク３５５上のＭＰＰＩＥＬＤ　Ｂ入力はロ
ック仲裁ハードウェア３０４（入力ロック情報のため）
と仲裁論理３０５（主記憶装置バス仲裁情報のため）の
間に分割される。

（制８記憶装置３０１からの適切なロックコード情報に
ラッチされているＣ３ＯＲ３０２を介して）ロック仲裁
ハードウェア３０４が、示されているプロセッサの部分
におけるロックを得ようとする試みを検出すると、その
ロック仲裁ハードウェア３０４はプロセッサ間リンク３
６６を介してその試みを装置の他のプロセッサへ同報通
信する。第３図はリンク３６Ｂを介して同報通信されて
いるｒＭＰＰＩＥＬＤ　Ａ　Ｊデータパケットを示す。

示されているプロセッサによるＭＰＦＩＥＬＤ　Ａ情報
（リンク３８１とバッファ選択３４０を介してロック仲
裁ハードウェア３０４が利用できるＭＳバス仲裁情報を
含む）は、装置内の他の全てのプロセッサに対してはＭ
ＰＰＩＥＩ、Ｄ　Ｂ情報（後で説明する）になる。

問題のロックを得ようと意図したプロセッサがないと認
められたとすると（前のサイクルにおいて）、ロック仲
裁ハードウェア３０４はロックを得る（現在のサイクル
中に解決すべき衝突がないと仮定して）。この場合には
、ＰＵチップ３０３は、リンク３５０を介して順次供給
される制御語の実行を続ける（すなわち、フェッチされ
た比較的原子的な命令を実行する）。

前のサイクルで要求された別のプロセッサがロックを得
たとすると、ロック仲裁ハードウェアのメモリがこの事
実（示されているプロセッサへリンク３５５を介して前
に供給された情報）を反映する。この場合には、ＰＵチ
ップ３０３は保持モードに置かれる。すなわち、制御記
憶装置からの他のどの制御語の実行も阻止される。第３
図にリンク３７０として示されている遅れリンク上の信
号を介して「遅れ」を行うことができる。

最後に、同じサイクル中に、示されているプロセッサと
別のプロセッサがロックを得ることを試みたとすると、
ロック仲裁ハードウェア３０４は潜在的な衝突を解決す
る必要がある。プロセッサに固定された優先順位、順ぐ
りの優先順位を割当てる、等のようないくつかのやり方
のうちの任意の１つを使用できる。示されているプロセ
ッサがロックのための試みを失ったとすると、ロック仲
裁論理３０４は更新されて、どのプロセッサがロックを
実際に得るかを指示する。この場合には、別のプロセッ
サが前のサイクルでロックを得た時と同じやり方で、遅
れ信号がリンク３７０でアサートされる。

示されているプロセッサがロックを得たとすると遅れは
アサートされず、ロックのために他の試みがないとした
場合とまったく同様に、ＰＵチップ３０３は指令語の実
行を続ける。

本発明の好適な実施例に従って、示されているプロセッ
サは、ロックが得られたか否かを各サイクルごとに（リ
ンク３５５で）　ＭＰＦＩＥＬＤ　Ａを放送する。この
、やり方は本発明の範囲または要旨を逸脱することなし
に変えることができる。

ロックを解放するために本発明の好適な実施例において
用いられるメカニズムを理解するために、共用されてい
る資源のフェッチと記憶をどのようにして行うかの理解
を多重プロセッサ装置（第２Ａ図と第２Ｂ図に示されて
いるものに類似する）において取扱うことができること
は重要である。

フェッチと記憶を取扱うための多くの可能な技術が当業
者に知られているが、その−例を次に説明する。

第３図を再び参照して、ＰＵチップ３０３により実行さ
れている与えられた制御語がフェッチであるか、記憶で
あるかについて、実アドレス／指令待ち行列３０Ｂと記
憶データバッファ３０７（他のユニットのうちで）へ知
らせるために、バッファ選択リンク３４０を使用できる
。いいかえると、信号の種類の指示が第２Ｂ図に示すよ
うに記憶バッファ２３５へ供給される（第３図のユニッ
ト３０６と３０７）。記憶の数をおぼえておくことは、
ロックをいつ解放するかを決定するために重要であるこ
とが後でわかるであろう。

（１）バッファ選択リンク３４０上のフェッチ命令信号
を取り出すＰＵチップにより、（２）フェッチの実アド
レスをピ＾バス３９７を介して供給するＰＵチップによ
り、および（３）フェッチされたデータをキャツシュヒ
ツトの場合にＰＵチップへ送るキャッシュデータバス３
９８により、フェッチを実行できる。キャッシュミスの
場合には、フェッチされたデータは主記憶装置バスとキ
ャッシュバスを介してＰＵチップへ戻される（主記憶装
置バスとキャッシュバスの間の経路は第３図に示されて
いない）。キャッシュ制御器３０８を用いて、キャツシ
ュヒツトが起きたか否かを判定できる。

（１）ＲＡババス９７上の信号をとり出して、記憶を目
標とされる主記憶装置アドレスを指示するＰＵチップ３
０３により、（２）データバス３９８からとり出される
データにより、（３）バッファ選択３４０により記憶命
令信号を発生した時に、記憶を取扱うことができる。

性能上の理由から、ＰＵチップ３０３が、制御語の実行
を続けるために主記憶装置バスを利用できるようになる
ことを待つ必要がないように、第２Ｂ図のユニット２３
５を実現することがよく知られている。

多重プロセッサ装置において用いられる典型的なフェッ
チおよび記憶機構のこの機構が与えられると、ロックを
話す前に求められる過稈（比較的原子的な命令の処理を
容易にするために元来セットされた）を次に説明でき、
理解できる。

（制御記憶装置３０１からの適切なロックコード情報に
ラッチングするＣ３ＯＲ３０２を介して）ロックを解除
するために、示されているプロセッサによる試みをロッ
ク仲裁ハードウェア３０４が検出すると、本発明の好適
な実施例に従って下記の活動を行わねばならない。

第３図に示されているプロセッサは主記憶装置資源を装
置の他のプロセッサと共用するから、すてに保持されて
いるロックの傘の下で、示されているプロセッサにより
開始された全ての記憶を保護することが望ましい（与え
られた比較的原子的な命令の実行を完了するために）。

すなわち、本発明の好適な実施例に従って、ロック仲裁
ハードウェア３０４は、プロセッサ２０１により開始さ
れた以前の全ての記憶が主記憶装置バスを進む機会を持
つまで、ロックを解放すべきでない。

装置の他のプロセッサには、それのキャッシュ制御器を
介して主バス上の記憶を検出するために十分な時間を与
えねばならず、かつ、他の任意のプロセッサの内部キャ
ッシュにキャツシュヒツトが起きたとすると、それの関
連するキャッシュディレクトリを各キャッシュ制御器が
無効にするための十分な時間を与えねばならない。それ
ぞれのキャッシュ制御器は、たとえばパススヌーピング
によって主バス上の記憶を検出できる。

キャッシュ制御器が制御するキャッシュ内に主記憶場所
がコピーされたかどうかを、（１）第３図に示されてい
る多重プロセッサ（ＭＰ）デイレクト１Ｊ２４２のよう
なＭＰディレクトリ内の主記憶場所をまず調べることに
より、キャッシュ制御器は判定できる。その場所にある
とすると、キャッシュ制御器は適切なバス（たとえばＲ
Ａババス９７を所有できて、キャッシュディレクトリ内
の有効なビットを、サイクルを盗むことにより（第３図
にリンク３９５を介して行われることが示されている）
、無効に変えることができる。

ひとたび全ての記憶が主記憶バスに置かれ、キャッシュ
更新（必要があれば）を行うために十分な時間が経過す
ると、ロックを解除できる。

したがって、解除するための試みがロック仲裁ハードウ
ェア３０４により検出されるとしても、（１）主記憶バ
スへ進まなかった、記憶バッファ２３５に置かれたＰυ
チップ２３４により開始された記憶があるか、（２）解
除が検出されるサイクル中にＲＡババス９７と、キャッ
シュバス３９８と、バッファ選択３４０とにおいて記憶
が進行中であるかを、（３）バッファ２３５（第３図の
ユニット３０Ｂト３０７）内の最後の記憶が主記憶バス
へ出た時に、判定せねばならない。

第１に列挙される目的は、記憶バッファ２３５に置かれ
た記憶の数を記憶するロック仲裁ハードウェア３０４に
よって達成できる。第２の目的は、前記記憶指示信号に
対して第３図のバッファ選択リンク３４０をモニタする
ことによって達成できる。

第３の目的は、主記憶バス仲裁論理３０５からのロック
仲裁ハードウェア３０４への入力を介して達成できる。

最後に、最後の記憶がＭＳバスに出されたものと判定さ
れた後で、仲裁ハードウェア３０４はロック解放情報を
ＭＰＰＩＥＬＤ　Ａの一部としてリンク３６６に置くこ
とができる。

この解放過程は、装置内の他のロック仲裁ユニットがそ
れの内部メモリを更新しくロックを実効的に解ｈｋする
）、装置の１つまたは複数の他のプロセッサが実際に上
記「遅れ」状態にあるならば、解放されたロックの所有
を仲裁する。

第３図を参照して説明したのは本発明の好適な実施例で
あって、装置の示されている組合わせが、比較的原子的
な命令の形成と処理をサポートするために機能する。プ
ロセッサ間の合図は個別に結線されるやり方で行われる
。

第４図に示す装置は、本発明を実施するために拡張され
た制御記憶と、Ｃ８ＯＲおよびマイクロコードを用いる
代りに、ハードウェア復号機構を用いることを除き、第
３図に示すものと同じである（すなわち、プロセッサ間
合図に個別結線されるやり方を用いる）ことを意味する
。

別のやり方は、（比較的原子的な命令を比較的でなく原
子的な命令から区別するために）比較的原子的な命令を
あるやり方で符号化すること、および命令を復号する時
に、ロックコード情報（ロック番号、ロックの試みを得
る、ロックの試みを解除する、等）をロック仲裁ハード
ウェア３０４へ供給することを要求する。それらの機能
を行うための命令復号器４０１が第４図に示されている
。この命令復号器は、標準的な復号論理、ルックアップ
テーブル等を用いて実現することが当業者の能力範囲内
に十分大る。

最後に、第５図は、第３図を参照して先に説明したよう
に、本発明の教示に従ってロックのセットおよび解放を
行う時の動作の希望の流れを要約して示すものである。

とくに、第５図は第１図に示されている比較的原子的な
２つの命令ｎ＋４とｍ＋４を示す。それらの命令は同じ
クラスに含まれるものと定められ、命令ｎ＋４がそれの
ロックを解除するまでは命令ｍ　＋　４は遅らせられる
ことを思い出すべきである。

説明のために、両方の命令は記憶装置内の指定された場
所（ｒＡＪ　）を増大させることを意味するものと仮定
する。第５図の線（ａ）は命令ｎ＋３に従って順次実行
されている命令ｎ＋４を示す。

第５図の線（ｂ）は、記憶を比較的に原子的なやり方で
希望通りに増大させるために使用できるマイクロコード
語ＣＷＩ−Ｃν５を示す。

第５図の線（ｂ）は第３図のＣ３ＯＲ３０２の透視から
見ることができる。第１のサイクルにおいては、マイク
ロコード語Ｃνｌはロック５（この命令の「クラス」に
任意に組合わされる）をセットすることを指定する。次
のサイクルにおいては、マイクロコード語ＣＷ２はフェ
ッチを行う（任意のプロセッサレジスタｒｓＡＪへこと
を指定する。マイクロコード語ＣＶ３１；ｔｓＡをＰＩ
チップ３０３（第３図の）により増加すべきことを指定
し、マイクロコード語ＣＷ４はＳ＾（今は増加させられ
た値を有する）を記憶させることを指定し、マイクロコ
ード語ＣＷ５はロック（ロック５）を解放することを指
定する。

第５図の線（ｃ）は、各制御語ＣＷＩ−ＣＷ５に応答し
てプロセッサ０により出力されたＭＰＰＩＥＬＤ　Ａデ
ータパケットを示す。ある制御語がＣ３ＯＲ３０２（線
ｂ）によりラッチされた時と、ＭＰＰＩＥＬＤ　Ａ出力
の時との間で１サイクルの遅れが示される。第５図の１
（ｄ）に示されている時間の間口ツク５はプロセッサＯ
により保持されていることに注目すべきである。

第５図の線（ｅ）と（ｆ）は、Ａからの実際のフェッチ
を行わせる時間（Ａがキャッシュメモリにあるか否かに
応じて１サイクル、またはもっと多いサイクル）と増加
された値がＡへ記憶される時間（記憶はＭＳハス上に置
く必要があるから２サイクル以上）とをそれぞれ示す。

線（ｅ）においてはＡはキャッシュからフェッチされた
と仮定している。

第５図の線（ｇ）は、フェッチのためにレジスタＳＡを
利用できない時間を示す。

線（ｈ）はプロセッサ１により実行される命令列ｍ＋３
、を示す。

線（ｉ）は、プロセッサ１内のＣ３ＯＲが、並べられた
命令ｍ＋４の制御語すなわちマイクロコード語Ｃｗ１〜
ＣＷ５にラッチされる時間を示す。マイクロコード語Ｃ
Ｍ２のフェッチが、線（ｒ）における記憶を少なくとも
１サイクルを超えるまで遅らされて、前記したようにキ
ャッシュの相関性を維持するための時間を与えることに
注目すべきである。

また、第５図の線（＋）においてマイクロコード語ＣＷ
３により指令された増大は、第５図の線（−）に示すよ
うに＾の適切な値（命令ｎ＋４により増大させられた）
を主記憶装置からフェッチできる後まで、行うことはで
きない。これは、ＭＳバスにおけるフェッチＡがキャッ
シュバス上のフェッチＡに続くサイクルにおいて起るこ
とが示されている、第５図のものよりも長い時間を要す
る。

第５図の線（ｋ）と（１）は、プロセッサ１内で実行さ
れる前記キャッシュ相関性プロトコルと、試みられた線
（１）で起るキャッシュからのフェッチであるキャッシ
ュミス（データは線（ｊ）でパージされた）に続く主記
憶装置からの以後のフェッチ（線−における）とを表す
。

＾の適切な値が主記憶装置からひとたびフェッチされる
と、ＣＮ３　、線（１）に示されている、Ａを記憶する
（第５図の線（１）と（−）に示されている）。そうす
ると、命令ｎ＋４の解放と同じやり方で解放（線（１）
に示されているＣＮ５）をいま実行できる。

第５図の線（ｊ）はある時間にわたるプロセッサへのＭ
ＰＰＩＣＬＤ　Ｂ入カプロセッサ１からの（出力）を示
す。それらの信号は、ロック５をセットし、フェッチを
実行しく命令ｍ＋４に対して）、最終的にロック５を解
放するためのプロセッサ１による試みを示す。最後に、
線（ｎ）はプロセッサ１による遅れ期間を示す（この期
間はロック５が命令ｎ＋４によりセットされた時から、
命令ｎ＋４によってそれが解除されるまでの期間であっ
て、キャッシュの相関性を維持するための時間を与える
）。

以上、本発明の前記諸口的を実現するための方法と装置
を説明した。新規な方法と装置についての以上の説明は
例示と説明の目的だけのために行ったものであることを
当業者はわかるであろう。

ここで開示した態様で本発明を全て示したり、その態様
に発明を限定することを意図するものではない。上記教
示に従って多くの変更および類型が可能であることが明
らかである。

たとえば、命令の１つのクラスは、装置内の他の任意の
プロセッサにおける任意の命令に対して原子的に実行を
強いられることがないように設計すべきである。オペラ
ンドの形式または場所と、命令の形式、操作させられる
資源等を基にしてクラスを定めることができる。どの命
令クラスをロックせねばならないかを指定するためにメ
ツセージを送ることができ、それらのメツセージは、前
記中をつけられた個別に結線された信号のやり方を用い
る代りに、既存のバス（主記憶装置バスに類似の）を用
いて送ることができる。

ここで述べた実施例は本発明の原理と、それの実際的な
応用を最も良く説明することにより、当業者が本発明を
種々の実施例において、意図する特定の用途に合わせて
種々変更して、最適に利用するために示したものである
。

【図面の簡単な説明】

第１図は本発明の原理に従って比較的原子的な命令の実
行をサポートする多重プロセッサ環境において処理され
る命令の２つの流れを示すフローチャート、第２Ａ図と
第２Ｂ図は、比較的原子的な命令の実行をサポートする
ために適当な緊密に結合された多重プロセッサコンピュ
ータ装置を示すブロック図であって特に第２Ｂ図は第２
Ａ図に示されている２つのプロセッサの詳細図、第３図
は第２Ｂ図に示されている処理装置の１つの詳細を示す
ものであって、本発明の好適な実施例を実現するために
有用な１組のハードウェアおよび制御路を特に示す図、
第４図は本発明の実施例を実現するために適当な、第２
Ｂ図に示されている／Ｘ−ドウエアおよび制御路の別の
例を示す図、第５図は本発明の実施例を実現するために
第１のプロセッサと第２のプロセッサの間に求められる
時間的な協働関係の例を示すタイミングチャートである
。 ２０１−ｗｎ・・・プロセッサ、２０３・・・主記憶装
置、２１０．２１！・・・キャッシュデータメモリ、２
１５．２１６・・・キャッシュディレクトリ、２２０．
２３０・・・処理装置（ｐｕ）、２３５．２３Ｂ・・・
記憶装置バッファ、２４０．２４１・・・記憶装置制御
器、２４２．２４３・・・多重プロセッサディレクトリ
、２５０・・・主記憶装置バス、２８０．２８１．２ｇ
２・・・プロセッサ間合図リンク、３０１・・制御記憶
装置、３０２・・・制御記憶装置動作レジスタ、３０３
・・・プロセッサユニットチップ、３０４・・・ロック
仲裁ハードウェア、３０５・・・主記憶装置バス仲裁論
理、３０７・・・記憶データバッファ、３０８・・・キ
ャッシュ制御器。

Claims (1)

1. 【特許請求の範囲】 １、（ａ）少なくとも１つの共用されるデ ータ処理資源と、 （ｂ）特定の共用されるデータ処理資源へ結合され、複
   数の命令クラスに分割される命令セットをおのおの有す
   る複数のプロセッサと、 （ｃ）それら複数のプロセッサの１つについて実行して
   いる前記クラスの１つに含まれる命令を、コンピュータ
   装置内の前記複数のプロセッサの他の任意のものについ
   て進行している前記クラス内の任意の命令に対して原子
   的に実行させる手段と、 （ｄ）前記クラスの１つにおける命令を実行している時
   を指示するために前記プロセッサの間で合図し、その命
   令が特定のクラスのどれの構成メンバーであるかの指示
   を行う手段と、 （ｅ）原子的に実行している命令が、遅らされている命
   令を除き、与えられた共用される資源を使用できるよう
   に、前記装置内の１つおきのプロセッサに対して、前記
   特定のクラス内の他の全ての命令のオペレーションを選
   択的に遅らせる手段と、 を備えるコンピュータ装置。 ２、請求項１記載の装置において、前記複数のプロセッ
   サの少なくとも１つにおける命令セットが、他の命令に
   関して原子的に実行するようにさせられた命令に対する
   ロックコード情報を含む記憶装置にマイクロコード化さ
   れる装置。 ３、請求項２記載の装置において、前記ロックコード情
   報はロック番号と、このロック番号により指定されたロ
   ックを得るため、または放すための試みが行われている
   かどうかの指示とを含む装置。 ４、請求項１記載の装置において、他の命令に関して原
   子的に実行することを強いられた命令を復号する時にロ
   ックコード情報を供給するように、前記複数のプロセッ
   サの少なくとも１つにおける命令セットがプロセッサへ
   ハードワイヤされる装置。 ５、請求項４記載の装置において、前記ロックコード情
   報はロック番号と、ロック番号により指定されたロック
   を得るため、または解放するための試みが行われている
   かどうかの指示とを含む装置。 ６、請求項１記載の装置において、合図をする前記手段
   は、プロセッサの間でロックコード情報を伝えるために
   専用される結線されたプロセッサ間合図手段を備える装
   置。 ７、請求項１記載の装置において、合図をする前記手段
   は共用される前記バスを備える装置。 ８、請求項１記載の装置において、少なくとも１つの前
   記共用されるデータ処理資源は共用されるメモリである
   装置。 ９、請求項１記載の装置において、１つのプロセッサに
   おける前記クラスの１つにおける命令は、他のどのプロ
   セッサにもおけるどの命令に対しても原子的に実行する
   ことを強制されない装置。 １０、請求項１記載の装置において、前記命令クラスは
   命令の種類で定められる装置。 １１、請求項１記載の装置において、前記命令クラスは
   オペランドの種類で定められる装置。 １２、請求項１記載の装置において、前記命令クラスは
   オペランドの場所で定められる装置。 １３、請求項１記載の装置において、前記命令クラスは
   操作すべきデータ処理資源で定められる装置。 １４、請求項１記載の装置において、前記命令クラスは
   作用を受けるデータ構造で定められる装置。 １５、請求項１記載の装置において、コンピュータ装置
   はゆるく結合された多重処理装置である装置。 １６、予め定められている各命令を予め定められている
   命令クラスに関して実行する間に、少なくとも１つの予
   め定められている命令が与えられた共用されているデー
   タ処理資源に対する多重アクセスを行えるようにする手
   段を備える、複数のプロセッサと、それらのプロセッサ
   により共用される少なくとも１つのデータ処理資源とを
   含むコンピュータ装置。 １７、請求項１６記載の装置において、少なくとも１つ
   の前記共用されるデータ処理資源は共用されるメモリで
   ある装置。 １８、請求項１６記載の装置において、前記予め定めら
   れている命令セットにはロックコード情報が組合わされ
   、このロックコード情報はロック番号と、このロック番
   号により指定されたロックを得るため、または解放する
   ための試みが行われているかどうかの指示とを含む装置
   。 １９、請求項１８記載の装置において、個々の各プロセ
   ッサに組合わされ、各前記複数のプロセッサにより保持
   されているロックを追従するため、および前記プロセッ
   サのいずれかが得ること、または解放することを試みる
   というロックを認識するための手段を更に備える装置。 ２０、請求項１９記載の装置において、与えられたプロ
   セッサのその部分においてロックを得るというどのよう
   な試みも示す信号を同報通信する手段を更に備える装置
   。 ２１、請求項２０記載の装置において、ロックのために
   プロセッサの間に仲裁する手段を更に備える装置。 ２２、請求項２１記載の装置において、与えられた命令
   を実行しているプロセッサがその与えられた命令に関連
   するロックを得なければ、前記予め定められた命令クラ
   ス内の与えられた命令の処理を禁止する手段を更に備え
   る装置。 ２３、請求項２２記載の装置において、与えられた予め
   定められた所定の命令クラス内の命令を禁止する前記手
   段は、前記与えられた予め定められたクラスの外部のど
   の命令にも作用を及ぼさない装置。 ２４、（ａ）少なくともいくつかの命令を 何種類かの命令クラスに分類する手段と、 （ｂ）前記プロセッサの１つで実行している第１の命令
   のクラスを決定する手段と、 （ｃ）前記第１の命令のクラスと同じクラス中の命令の
   他の任意のプロセッサによる実行を、前記第１の命令の
   実行を確実にするために十分な時間だけ禁止する手段と
   、 を備える、複数のプロセッサと、それらのプロセッサに
   より共用される少なくとも１つのデータ処理資源とを含
   むコンピュータ装置。 ２５、請求項２４記載の装置において、前記第１の命令
   の実行の結果の全ての記憶を、その命令を実行している
   プロセッサから出力することを許し、かつ前記装置内の
   全てのプロセッサが、プロセッサがキャッシュメモリを
   利用している場合に、キャッシュの相関性を維持するこ
   とを許すために前記時間は十分であるコンピュータ装置
   。 ２６、請求項２５記載の装置において、前記複数のプロ
   セッサにより保持されているロックを追従し、プロセッ
   サが得ること、または解放することを試みていることを
   ロックを認識するロック仲裁手段を更に備えるコンピュ
   ータ装置。 ２７、複数のプロセッサと少なくとも１つの共用される
   データ処理資源を含むコンピュータ装置において、予め
   選択されている命令の予め定められているクラスを、与
   えられたクラス内の命令に関して原子的なやり方で実行
   するために、用いる方法において、 （ａ）与えられたクラス内の全ての命令に対して同じで
   あり、各命令クラスに対しては異なるロック番号を指示
   し、与えられたロックを得るため、または放すための試
   みが行われているかどうかを指示するロック機構を前記
   予め選択された各命令に組込む過程と、 （ｂ）第１のクラスからの前記予め定められた命令のう
   ちの最初の命令を実行する前に、前記最初の命令により
   指示されたロックが、前記最初の命令を実行するプロセ
   ッサ以外のプロセッサにより保持されるかどうかを判定
   する過程と、を備える、所定クラスの予め選択された命
   令を与えられたクラス内の命令に関して原子的なやり方
   で実行するためにコンピュータ装置において使用する方
   法。 ２８、請求項２７記載の方法において、 （ａ）前記最初の命令を実行する前に、前記最初の命令
   を実行するプロセッサ以外の任意のプロセッサが任意の
   番号の前記最初のクラス命令を実行しようとしているか
   どうかを判定する過程と、（ｂ）たかだか１つのプロセ
   ッサが指定されたロックを得るように、予め定められて
   いる優先スキームにしたがって、ロックを仲裁する過程
   と、を更に備える方法。 ２９、請求項２８記載の方法において、 （ａ）ロックが別のプロセッサにより既に保持されてい
   ないとすると、前記最初の命令を実行する過程と、 （ｂ）ロックの仲裁が実行されたならば、前記仲裁過程
   により、指定されたロックを得る命令を実行する過程と
   、 （ｃ）（１）別のプロセッサにより保持されているロッ
   クを得ようと試みている任意の命令と、 （２）ロックを仲裁する過程を実行した後で識別された
   ロックを得ない任意の命令と、の処理を、前記最初の命
   令の実行を確実に行うために十分な時間だけ遅らせる過
   程と、 を更に備える方法。 ３０、請求項２９記載の方法において、前記最初の命令
   クラスからの命令を保持または実行しない前記複数のプ
   ロセッサを少なくとも１つのプロセッサで、前記最初の
   命令クラスにない命令を、前記時間中に、実行する過程
   を更に備える方法。 ３１、請求項３０記載の方法において、命令の実行から
   の結果である全ての蓄積が、与えられた命令を実行して
   いるプロセッサから確実に出力されるのに十分な時間の
   後でのみ、与えられた命令により保持されているロック
   が解放され、前記装置内の全てのプロセッサは、プロセ
   ッサがキャッシュメモリを利用する場合に、キャッシュ
   の相関性を維持する機会を有する方法。