JPH03209550A - 並列プロセッサのプロセッサ間データ転送装置 - Google Patents
並列プロセッサのプロセッサ間データ転送装置Info
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- JPH03209550A JPH03209550A JP2003583A JP358390A JPH03209550A JP H03209550 A JPH03209550 A JP H03209550A JP 2003583 A JP2003583 A JP 2003583A JP 358390 A JP358390 A JP 358390A JP H03209550 A JPH03209550 A JP H03209550A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、相互に協調しあい並列動作可能な複数台のプ
ロセッサからなる並列プロセッサにおいて、特にプロセ
ッサ間データ転送装置に関する。 ［従来の技術］ 〈文献１〉特開昭６３−１２４１６２ ｒ並列計算機の
相互結合方式」 〈文献２〉特開昭６３−３７４５７ ｒプロセッサ間デ
ータ転送方式」 多数台のプロセッサをネットワークで結合し、相互に協
調させながら高速に処理を実行する並列処理方式による
計算機（並列計算機）が実用化されつつある。 この並列計算機の構成要素であるプロセッサ間のデータ
転送用ネットワークとして、プロセッサを２次元格子上
に配置し、各列のプロセッサ群あるいは各行のプロセッ
サ群をそれぞれ相互結合網で接続するネットワーク方式
が文献１：特開昭６３−１２４１６２ ｒ並列計算機の
相互結合方式」に開示されている。以下、このネットワ
ークを２Ｄクロスバネツトワークと呼ぶことにする。 この２Ｄクロスバネツトワークの１実施例を第１２図に
示す。第１２図において、１２０はプロセッサ、１２１
はｎ、入力ｎ、比出力クロスバスイッチ（以下、ＸＢと
略す）−１２２は０２人力ｎ２出力のクロスバスイッチ
ＸＢである。なお、以下では、行方向のクロスバスイッ
チＸＢをＸＢ ｘｔ列方向のクロスバスイッチＸＢを
ＸＢ−ｙと略す。 さらに、１２３は３人力３出力の中継スイッチ（以下、
ＥＸと略す）で、ＸＢ−ｘ１２１とプロセッサ１２０間
あるいはＸＢ−ｙ１２２とプロセッサ１２０間とを接続
するとともに、ＸＢ−ｘ１２１とＸＢ−７１２２間の転
送データの直接乗りかえを実現する。ＥＸ１２３をプロ
セッサ１２０と独立に設けることにより、プロセッサ１
２０から、ＸＢあるいはＥＸを複数段介して、すべての
プロセッサとデータ転送することを可能とする。 一方、効率の良いプロセッサ間のデータ転送方式として
、転送先プロセッサ番号等の送り光情報と転送すべきデ
ータを組み合わせてメツセージを構成し、このメツセー
ジをネットワークを介して転送するメツセージ転送方式
が文献２：特開昭６３−３７４５７ ｒプロセッサ間デ
ータ転送方式」に開示されている。なお、ここで転送す
べきデータとは広義のデータを意味し、メツセージ内の
送り光情報以外のすべての情報（たとえば、タグ情報、
データを識別するための情報、送り先プロセッサへの処
理依頼情報など）を包含する。 このメツセージ転送方式では、転送の形態としで、 （１）転送先プロセッサ番号を指定しメツセージを転送
する方式（以下、１対１転送と略す）、（２）すべての
プロセッサに対してメツセージを転送する方式（以下、
放送と略す） の２つがある。 以下では、メツセージ転送元プロセッサを送信プロセッ
サ、メツセージ転送先プロセッサを受信プロセッサと呼
ぶ。 第１３図にメツセージの１構成を示す。第１３図におい
て、１３０は１対１転送時に使用する受信プロセッサ番
号、１３３は放送時に使用する放送指示ビット群（本発
明では、後述するようにＢＣ，ＮＢの２ビツトを用いる
）−１３６は転送すべきデータである。受信プロセッサ
番号１３０はＹＡＤＲ１３１（ＸＢ−ｙに対応する上位
に２ビツト（ｋ２＝ｌｏｇ２ｎ２）のアドレス情報）と
ＸＡＤＲ１３２（ＸＢ−ｘに対応する下位に１ビツト（
ｋｘ＝］Ｏｇｚｎｊのアドレス情報）に分解され扱われ
る。 第１４−１図に２Ｄクロスバネツトワークにおける１対
１転送の１実施例を示す、第１４−１図は第１２図の図
の一部をさらに簡略化した図であり、プロセッサは、送
信プロセッサをＳ、受信プロセッサをＫとし、それ以外
のプロセッサは省略しである。 メツセージは、送信プロセッサ１４０からＥＸ１４３、
ＮＷ−ｘ１４９、ＥＸ１４５、ＮＷ−ｙ１５１、ＥＸ１
４４を経て受信プロセッサ１４１に到着する。 ネットワーク中の各スイッチでは次の処理を行う。 （１）ＥＸ１４３：メツセージ内のＹＡＤＲ１ＸＡＤＲ
共に対応するＥＸのアドレス（接続するプロセッサ番号
）の上位、下位と異なるので、接続しているＮＷ−ｘ１
４９にメツセージを送出する（ここでは通常Ｘ優先とす
る）。 （２）ＮＷ−ｘ１４９ ： ＸＡＤＲを用イテスイッチ
を制御し、対応する出力ポートの ＥＸ１４５にメツセージを送出する。 （３）ＥＸ１４５ ： ＥＸアドレスの下位とＸＡＤＲ
が一致し、上位とＹＡＤＲが一致しないため、ＮＷ−ｙ
１５１にメツセージを送出する。 （４）ＮＷ−ｙ１４４ ： ＹＡＤＲを用いてスイッチ
を制御し、対応する出力ポートの ＥＸ１４４にメツセージを送出する。 （５）ＥＸ１４４ ： ＹＡＤＲ，ＸＡＤＲ共に対応す
るＥＸアドレスの上位、下位と一致するためプロセッサ
１４１にメツセージを送出する。 第１５−１図に２Ｄクロスバネツトワークにおける放送
の１実施例を示す。第１５−１図は第１２図の図の一部
をさらに簡略化した図であり、プロセッサは送信プロセ
ッサ（Ｓ）のみを示し、受信プロセッサであるその他の
プロセッサはすべて省略されている。メツセージは、 （１）送信プロセッサ１６０から、 （２）ＥＸ１６２、 （３）ＮＷ−ｘｌ ６６で放送（すべての出力ボートに
対して出力）、 （４） ＮＷ−ｘ １６６に接続しているすべてのＥＸ
１６２ないし１６４゜ （５）ＥＸ１６２ないし１６４に各々接続しているＮＷ
−ｙ１６７ないし１６８、 （６）さらに、各ＥＸを経て すべてのプロセッサに転送される。 放送指示ビットＢＣ，ＮＢは。 ＢＣ：放送指示ビット、 ＸＢにおいて、すべての出力ボートにメツセージを出力
することを指示する ＮＢ：次放送指示ビット、 ＥＸにおいて、ＸＢから入力されたメツセージのＮＢが
１の時、ＢＣビットを１とすることを示す。ＮＢビット
を用いなくても通常の放送は実現可能であるが、一部ネ
ットワーク故障時に放送を可能とするために、ＮＢビッ
トを設ける。 放送において、各受信プロセッサがデータを複数回受信
しないために、送信プロセッサから放送データを受けた
ＥＸはＮＷ−ｘのみに、ＮＷ−ｘから放送データを受け
たＥＸはＮＷ−ｙのみに、ＮＷ−ｙから放送データを受
けたＥＸは接続している受信プロセッサにそれぞれメツ
セージを転送する。
ロセッサからなる並列プロセッサにおいて、特にプロセ
ッサ間データ転送装置に関する。 ［従来の技術］ 〈文献１〉特開昭６３−１２４１６２ ｒ並列計算機の
相互結合方式」 〈文献２〉特開昭６３−３７４５７ ｒプロセッサ間デ
ータ転送方式」 多数台のプロセッサをネットワークで結合し、相互に協
調させながら高速に処理を実行する並列処理方式による
計算機（並列計算機）が実用化されつつある。 この並列計算機の構成要素であるプロセッサ間のデータ
転送用ネットワークとして、プロセッサを２次元格子上
に配置し、各列のプロセッサ群あるいは各行のプロセッ
サ群をそれぞれ相互結合網で接続するネットワーク方式
が文献１：特開昭６３−１２４１６２ ｒ並列計算機の
相互結合方式」に開示されている。以下、このネットワ
ークを２Ｄクロスバネツトワークと呼ぶことにする。 この２Ｄクロスバネツトワークの１実施例を第１２図に
示す。第１２図において、１２０はプロセッサ、１２１
はｎ、入力ｎ、比出力クロスバスイッチ（以下、ＸＢと
略す）−１２２は０２人力ｎ２出力のクロスバスイッチ
ＸＢである。なお、以下では、行方向のクロスバスイッ
チＸＢをＸＢ ｘｔ列方向のクロスバスイッチＸＢを
ＸＢ−ｙと略す。 さらに、１２３は３人力３出力の中継スイッチ（以下、
ＥＸと略す）で、ＸＢ−ｘ１２１とプロセッサ１２０間
あるいはＸＢ−ｙ１２２とプロセッサ１２０間とを接続
するとともに、ＸＢ−ｘ１２１とＸＢ−７１２２間の転
送データの直接乗りかえを実現する。ＥＸ１２３をプロ
セッサ１２０と独立に設けることにより、プロセッサ１
２０から、ＸＢあるいはＥＸを複数段介して、すべての
プロセッサとデータ転送することを可能とする。 一方、効率の良いプロセッサ間のデータ転送方式として
、転送先プロセッサ番号等の送り光情報と転送すべきデ
ータを組み合わせてメツセージを構成し、このメツセー
ジをネットワークを介して転送するメツセージ転送方式
が文献２：特開昭６３−３７４５７ ｒプロセッサ間デ
ータ転送方式」に開示されている。なお、ここで転送す
べきデータとは広義のデータを意味し、メツセージ内の
送り光情報以外のすべての情報（たとえば、タグ情報、
データを識別するための情報、送り先プロセッサへの処
理依頼情報など）を包含する。 このメツセージ転送方式では、転送の形態としで、 （１）転送先プロセッサ番号を指定しメツセージを転送
する方式（以下、１対１転送と略す）、（２）すべての
プロセッサに対してメツセージを転送する方式（以下、
放送と略す） の２つがある。 以下では、メツセージ転送元プロセッサを送信プロセッ
サ、メツセージ転送先プロセッサを受信プロセッサと呼
ぶ。 第１３図にメツセージの１構成を示す。第１３図におい
て、１３０は１対１転送時に使用する受信プロセッサ番
号、１３３は放送時に使用する放送指示ビット群（本発
明では、後述するようにＢＣ，ＮＢの２ビツトを用いる
）−１３６は転送すべきデータである。受信プロセッサ
番号１３０はＹＡＤＲ１３１（ＸＢ−ｙに対応する上位
に２ビツト（ｋ２＝ｌｏｇ２ｎ２）のアドレス情報）と
ＸＡＤＲ１３２（ＸＢ−ｘに対応する下位に１ビツト（
ｋｘ＝］Ｏｇｚｎｊのアドレス情報）に分解され扱われ
る。 第１４−１図に２Ｄクロスバネツトワークにおける１対
１転送の１実施例を示す、第１４−１図は第１２図の図
の一部をさらに簡略化した図であり、プロセッサは、送
信プロセッサをＳ、受信プロセッサをＫとし、それ以外
のプロセッサは省略しである。 メツセージは、送信プロセッサ１４０からＥＸ１４３、
ＮＷ−ｘ１４９、ＥＸ１４５、ＮＷ−ｙ１５１、ＥＸ１
４４を経て受信プロセッサ１４１に到着する。 ネットワーク中の各スイッチでは次の処理を行う。 （１）ＥＸ１４３：メツセージ内のＹＡＤＲ１ＸＡＤＲ
共に対応するＥＸのアドレス（接続するプロセッサ番号
）の上位、下位と異なるので、接続しているＮＷ−ｘ１
４９にメツセージを送出する（ここでは通常Ｘ優先とす
る）。 （２）ＮＷ−ｘ１４９ ： ＸＡＤＲを用イテスイッチ
を制御し、対応する出力ポートの ＥＸ１４５にメツセージを送出する。 （３）ＥＸ１４５ ： ＥＸアドレスの下位とＸＡＤＲ
が一致し、上位とＹＡＤＲが一致しないため、ＮＷ−ｙ
１５１にメツセージを送出する。 （４）ＮＷ−ｙ１４４ ： ＹＡＤＲを用いてスイッチ
を制御し、対応する出力ポートの ＥＸ１４４にメツセージを送出する。 （５）ＥＸ１４４ ： ＹＡＤＲ，ＸＡＤＲ共に対応す
るＥＸアドレスの上位、下位と一致するためプロセッサ
１４１にメツセージを送出する。 第１５−１図に２Ｄクロスバネツトワークにおける放送
の１実施例を示す。第１５−１図は第１２図の図の一部
をさらに簡略化した図であり、プロセッサは送信プロセ
ッサ（Ｓ）のみを示し、受信プロセッサであるその他の
プロセッサはすべて省略されている。メツセージは、 （１）送信プロセッサ１６０から、 （２）ＥＸ１６２、 （３）ＮＷ−ｘｌ ６６で放送（すべての出力ボートに
対して出力）、 （４） ＮＷ−ｘ １６６に接続しているすべてのＥＸ
１６２ないし１６４゜ （５）ＥＸ１６２ないし１６４に各々接続しているＮＷ
−ｙ１６７ないし１６８、 （６）さらに、各ＥＸを経て すべてのプロセッサに転送される。 放送指示ビットＢＣ，ＮＢは。 ＢＣ：放送指示ビット、 ＸＢにおいて、すべての出力ボートにメツセージを出力
することを指示する ＮＢ：次放送指示ビット、 ＥＸにおいて、ＸＢから入力されたメツセージのＮＢが
１の時、ＢＣビットを１とすることを示す。ＮＢビット
を用いなくても通常の放送は実現可能であるが、一部ネ
ットワーク故障時に放送を可能とするために、ＮＢビッ
トを設ける。 放送において、各受信プロセッサがデータを複数回受信
しないために、送信プロセッサから放送データを受けた
ＥＸはＮＷ−ｘのみに、ＮＷ−ｘから放送データを受け
たＥＸはＮＷ−ｙのみに、ＮＷ−ｙから放送データを受
けたＥＸは接続している受信プロセッサにそれぞれメツ
セージを転送する。
並列計算機におけるネットワーク方式の課題として（１
）障害対策、（２）台数スケーラビリティがある。それ
ぞれの課題について説明する。 （１）障害対策：多数台のプロセッサを接続しているネ
ットワークにおいては、その一部が故障してもデータ転
送に支障がないようにすることが重要な機能のひとつで
ある。文献１：特開昭６３−１２４１６２ ｒ並列計算
機の相互結合方式」においては、２Ｄハイパクロスバネ
ツトワークにおいて大部分のプロセッサ間では最短経路
が２通りあることから、一方が故障した場合は他方に切
り換える方法が開示されている。しかし、この方法では
同じ行あるいは列上のプロセッサ間での転送には適用が
できない。また、前述した放送時には適用することがで
きない。 （２）台数スケーラビリティ＝２Ｄクロスバネットワー
クは、ハイパキューブネットワークが２のべき乗の構成
のみをとるのに対して、ｎ＝ｎ工×ｎ２であることから
、（ｎｉ、 ｎｚ）の種々の台数構成の並列計算機を構
成することができる。しかし、台数を変更するごとにそ
れに対応する新しいサイズのクロスバスイッチを作成す
る必要が生じることになる。 本発明の目的は、 （１）１対１転送あるいは放送を問わず、ネットワーク
内に故障経路を自動的に迂回する機能を持つこと、 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを効率良く実現可能とすること にある。 ［課題を解決するための手段］ 上記目的は次のような方法で解決することができる。 （１）障害対策：各スイッチＥＸ、ＸＢおよびメツセー
ジが次の情報を持つ。これらの情報をもとに状態を解析
し、データ転送に有効な経路を探索するアルゴリズムを
実現する。 ＥＸの持つ情報 ・接続しているＸＢの故障情報、 ・ＸＢ−Ｘのどれかが故障しているか否かの情報（放送
時に使用）、 ・ＸＢ−Ｙのどれかが故障しているか否かの情報（放送
時に使用）、 ＸＢの持つ情報 ・接続しているＥＸの故障情報。 ・ＥＸを介して接続しているＸＢの故障情報 メツセージの持つ情報 ・放送用のＮＢビット（放送時に使用）（２）台数スケ
ーラビリティ： 各ＸＢ内に、次のモード情報を持つ。 これらの情報をもとにスイッチを分割し、アドレス生成
時に必要な変更を加える。 ・自ＸＢがＸＢ−ｘであるか、ＸＢ−ｙであるかを示す
モード情報 ・ｎ×ｎのクロスバスイッチをに面に分割して用いるモ
ード情報
）障害対策、（２）台数スケーラビリティがある。それ
ぞれの課題について説明する。 （１）障害対策：多数台のプロセッサを接続しているネ
ットワークにおいては、その一部が故障してもデータ転
送に支障がないようにすることが重要な機能のひとつで
ある。文献１：特開昭６３−１２４１６２ ｒ並列計算
機の相互結合方式」においては、２Ｄハイパクロスバネ
ツトワークにおいて大部分のプロセッサ間では最短経路
が２通りあることから、一方が故障した場合は他方に切
り換える方法が開示されている。しかし、この方法では
同じ行あるいは列上のプロセッサ間での転送には適用が
できない。また、前述した放送時には適用することがで
きない。 （２）台数スケーラビリティ＝２Ｄクロスバネットワー
クは、ハイパキューブネットワークが２のべき乗の構成
のみをとるのに対して、ｎ＝ｎ工×ｎ２であることから
、（ｎｉ、 ｎｚ）の種々の台数構成の並列計算機を構
成することができる。しかし、台数を変更するごとにそ
れに対応する新しいサイズのクロスバスイッチを作成す
る必要が生じることになる。 本発明の目的は、 （１）１対１転送あるいは放送を問わず、ネットワーク
内に故障経路を自動的に迂回する機能を持つこと、 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを効率良く実現可能とすること にある。 ［課題を解決するための手段］ 上記目的は次のような方法で解決することができる。 （１）障害対策：各スイッチＥＸ、ＸＢおよびメツセー
ジが次の情報を持つ。これらの情報をもとに状態を解析
し、データ転送に有効な経路を探索するアルゴリズムを
実現する。 ＥＸの持つ情報 ・接続しているＸＢの故障情報、 ・ＸＢ−Ｘのどれかが故障しているか否かの情報（放送
時に使用）、 ・ＸＢ−Ｙのどれかが故障しているか否かの情報（放送
時に使用）、 ＸＢの持つ情報 ・接続しているＥＸの故障情報。 ・ＥＸを介して接続しているＸＢの故障情報 メツセージの持つ情報 ・放送用のＮＢビット（放送時に使用）（２）台数スケ
ーラビリティ： 各ＸＢ内に、次のモード情報を持つ。 これらの情報をもとにスイッチを分割し、アドレス生成
時に必要な変更を加える。 ・自ＸＢがＸＢ−ｘであるか、ＸＢ−ｙであるかを示す
モード情報 ・ｎ×ｎのクロスバスイッチをに面に分割して用いるモ
ード情報
【作用】
上記目的は次のような方法で解決することができる。
（１）障害対策：各スイッチＥＸあるいはＸＢがそれぞ
れ接続するＸＢあるいはＥＸの故障情報を持つことによ
り、故障したスイッチにメツセージが送られることはな
い。また、目的の受信プロセッサはネットワーク上に接
続されており、各スイッチの選択アルゴリズムにおいて
、（前段の）スイッチに接続した入力ポートからのメツ
セージを同じスイッチを接続した出力ポートに送ること
がないので、ネットワーク上でメツセージが無限ループ
に陥ることはなく、メツセージを正しく受信プロセッサ
に到達させることができる。 （２）台数スケーラビリティ：モード情報により分割し
たＸＢは分割した他の部分の影響を受けない。このこと
により、分割したそれぞれが独立したクロスバスイッチ
として動作することができる。
れ接続するＸＢあるいはＥＸの故障情報を持つことによ
り、故障したスイッチにメツセージが送られることはな
い。また、目的の受信プロセッサはネットワーク上に接
続されており、各スイッチの選択アルゴリズムにおいて
、（前段の）スイッチに接続した入力ポートからのメツ
セージを同じスイッチを接続した出力ポートに送ること
がないので、ネットワーク上でメツセージが無限ループ
に陥ることはなく、メツセージを正しく受信プロセッサ
に到達させることができる。 （２）台数スケーラビリティ：モード情報により分割し
たＸＢは分割した他の部分の影響を受けない。このこと
により、分割したそれぞれが独立したクロスバスイッチ
として動作することができる。
本発明の一実施例を図面を用いて詳細に説明する。
以下では、次のような順序で説明を行う。
・ＥＸの構成の一実施例
・ＸＢの構成、台数スケーラビリティ実現の一実施例
・上記実施例を用いた１対１転送時の迂回機能例
・上記実施例を用いた放送時の迂回機能例［１，ＥＸの
構成コ 第１図に中継スイッチＥＸ１２３ （第１２図）の１実
施例を示す。図中、１−１ないし１−３はそれぞれＥＸ
に接続するプロセッサ１２０（第１２図）、ＸＢ−ｘ１
２１ （第１２図）およびＸＢ−ｙ１２２ （第１２図
）からの入力ポート、２−１ないし２−３はそれぞれ同
じくプロセッサ１２０、ＸＢ−ｘ１２１およびＸＢ−ｙ
１２２への出力ポート、３は調停回路、４は入力バッフ
ァ、５は要求アドレス生成回路、６から９は故障情報を
保持する領域、１０はＥＸ番号（接続するプロセッサア
ドレスとして使用）を保持する領域。 １２から１５はメツセージ内の転送情報、１６および１
７は要求アドレス生成回路５で生成した放送用の転送情
報、１９はセレクタ、２ｏは出カバソファである。 各入力ポート１−１ないし１−３は、要求アドレス生成
回路５の構成以外は同一の構成であり。 各出力ポート２−１ないし２−３は、セレクタ２ｏへの
入力メッセージ数以外は同一構成をしている。 以下では、プロセッサからの入力ボート１−１を用いて
入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 故障情報 ・ＤＸ６ ：接続しているＸＢ−ｘが故障しているか否
かの故障情報を保持、 ・ＤＹ７：接続しているＸＢ−ｙが故障しているか否か
の故障情報を保持、 ・ＤＢＸ８：ＸＢ−ｘのどれかが故障しているか否かの
故障情報を保持（放送時に使用）。 ・ＤＢＹ９ ： ｘＢ−ｙのどれかが故障しているか否
かの故障情報を保持（放送時に使用）、アドレス情報 ・ＥＸ番号１０：接続するプロセッサの番号を保持し、
上位をＹＡＤＲとの比較、下位をＸＡＤＲとの比較に使
用する。 これらの情報は、事前に外部（たとえば、ホスト計算機
（図示せず）やサービスプロセッサ（図示せず）等）か
ら設定、あるいは、接続しているスイッチ間で各々のス
イッチの状態情報を示す信号を送りあうことより設定さ
れる。そして、これらの情報は、すへて要求アドレス生
成回路５にとりこまれ、要求アドレス生成時のアドレス
決定のための情報となる。 一方、対応するプロセッサから線Ｌ１を介して入力ポー
ト１−１に送りこまれたメツセージは入力バッファ４に
蓄えられる。この時、入力バッファ４に余裕がない場合
は、線Ｌ２を介して入力バツファ°ビジー信号を入力元
プロセッサに送り。 以後のプロセッサからのメツセージ転送要求を抑止する
。 この人力バッファ４に蓄えられたメツセージがら転送先
情報部１１を切り出す。この転送先情報１１として、 ・ＸＡＤＲ１３：転送先プロセッサ番号のＮＷ−Ｘスイ
ッチ設定用部分アドレス、 ・ＹＡＤＲ１４：転送先プロセッサ番号のＮＷ−Ｘスイ
ッチ設定用部分アドレス、 ・ＢＣｌ３：放送指示ビット（放送時に使用）、・ＮＢ
１６：次放送指示ビット（放送時に使用）の各情報があ
り、これらを要求アドレス生成回路５に送りこむ。 要求アドレス生成回路５は、入力ポート１−１から実際
に要求するメツセージ転送先アドレス（出力ポートの番
号）を生成し、線Ｌ５を介して調停回路３に送る。また
、要求アドレス生成回路５で変換した放送指示情報ＢＣ
Ｉ ６と次放送指示情報ＮＢ１７を線Ｌ６を介してメツ
セージ内の領域１８にふたたび書き込む。 それぞれの入力ポート１−１ないし１−３内の要求アド
レス生成回路５は、第２図（プロセッサ入力ポート）、
第３図（Ｘ入力ポート）、第４図（Ｙ入力ポート）に示
されるように、各入力情報を用いて出力情報として要求
アドレス（出力ポートの番号）、放送指示情報ＢＣ１６
／ＮＢ １７を生成する。 ここでは、特に、各入力ポートの要求アドレス生成回路
５でのＢＣ１６／ＮＢ１７の生成について説明する。 放送指示ビットＢＣ，ＮＢは、 ＢＣ：次段のＸＢで放送を行う、 ＮＢ：次々段のＸＢで放送を行う、 ことを示す。 まず、プロセッサからの入力ポートでは放送の場合。 ＢＣ＝１、ＮＨ−４ と入力される。このとき故障情報が、 ＤＢＸ＝Ｏ１ＤＢＹ＝０ の時、つまり故障したＸＢがない場合は。 ＢＣ＝１．ＮＨ−４ が生成されＸ Ｂ −ｘにメツセージは送られる。逆に
。 ＤＢＸ＝１、ＤＢＹ＝１ の時、つまりＸＢ−ｘ、ＸＢ−ｙそれぞれに故障したＸ
Ｂがある場合は、放送を中止し接続しているすべてのプ
ロセッサに対する１対１転送に変換する。また、 ＤＸ＝１．ＤＹ＝ＯあルイはＤＸ＝Ｏ，ＤＹ＝１の時は
、接続するどちらかのＸＢが故障しているので、 ＢＣ＝Ｏ，ＮＨ−４ とし、他のＥＸを基点として放送処理を行う。 次に、ＸＢからの入力ポートでは、 ＢＣ＝ｌ、ＮＨ−４ の場合、前段のＸＢで１回目の放送が行われているので
、 ＢＣ＝１、 ＮＢ＝０ とし、他方のＸＢにメツセージを転送する。 ＢＣ＝１、ＮＢ＝０ の場合、前段のＸＢで２回目の放送が行われているので
、 ＢＣ＝Ｏ１ＮＢ＝０ とし、プロセッサにメツセージを転送する。 ＢＣ＝Ｏ，ＮＨ−４ の場合は、このＥＸを基点として、放送を行うため、 ＢＣ＝１、ＮＨ−４ とし、他方のＸＢにメツセージを転送する。 以上のように、各入力ポートではアドレス生成処理が行
われる。このアドレスは調停回路３に送られる。複数の
入力ポートからのメツセージ転送先アドレスが一致した
場合は、調停回路３において１つの入力ポートが選択さ
れる。 調停回路３からはアドレス要求に対する返答を線Ｌ７を
介して各入力ポートに送る。また、同時に線Ｌ８を介し
て、対応する各出力ポート内のセレクタ１９の切換えを
行う。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の出カバソファ２０に取り込まれ、線Ｌ
３を介して、接続されたプロセッサ（別出力ポートでは
、ＮＷ−ｘあるいはＮＷ−ｙ）に送られる。 調停回路３の処理手順を第５図に示す。ここで、各出力
ポートに対して同時に複数の入力ポートがら要求がある
場合は、１つの入力ポートを選択するためにプライオリ
ティがとられる。このプライオリティとして、ここでは
、ネットワーク内のメツセージ数を増やさないため、さ
らに、転送段数の長いメツセージを優先させるために、
ｘ＞ｙ＞プロセッサ（それぞれ入力ポート）とする。 ［２，ＸＢの構成、台数スケーラビリティの実現１次に
、第６図にクロスバスイッチＸＢ１２１（第１２図）あ
るいは１２２（第１２図）の１実施例を示す。 この実施例ではクロスバスイッチはｎ入力ｎ 出力とす
る。また、に＝ｌｏｇｚｎをあられす。 第６図において、６１−１ないし６１−３は各々接続し
ているＥＸからの入力ポート、６２−１ないし６２−３
は各々接続しているＥＸへの出力ポート、６３は調停回
路、６４は入力バッファ、６５はアドレス変換回路、６
６はクロスバスイッチの構成を決めるモード情報（ｄビ
ット）を保持する領域、６７および６８は故障情報を保
持する領域、６９はＸＢ番号（ｋ＋１ビット）を保持す
る領域、７０は入力ボート番号を保持する領域、７２か
ら７５はメツセージ内転送情報、７６はセレクタ、７７
は出力バッファである。 各入力ポートロ１−１ないし６１−３は同一構成であり
、各出力ポートロ２−１ないし６２−３も同一構成であ
る。以下では、プロセッサからの入力ポートロ１−］を
用いて入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 スケーラビリティ対策のためのモード情報・モード情報
６６（ｄビット）：クロスバスイッチの構成情報を保持
、 故障情報 ・ＤＸＢ６７ （ｎビット）：ＥＸを介して接続する各
ＸＢの故障が故障しているが否かの故障情報を保持 −ＤＥＸ６８ （ｎビット）：接続する各ＥＸが故障し
ているか否かの故障情報を保持、アドレス情報 ・ＸＢ番号６９（ｋ＋１ビット）：ＸＢの番号情報を保
持、特にビット０はクロスバスイッチＸＢがＸ方向（Ｘ
Ｂ−ｘ）か、Ｙ方向（ＸＢ−ｙ）かの区別を明示。 ・ボート番号７１（ｋビット）：入力ポートの番号情報
を保持 これらの情報は事前に外部（たとえば、ホスト計算機（
図示せず）やサービスプロセッサ（図示せず）等）から
設定、あるいは、接続しているスイッチ間で各々のスイ
ッチの状態情報を示す信号を送りあうことより設定され
る。そして、これらの情報はすべてアドレス変換回路６
５にとりこまれ、アドレス変換時のアドレス決定のため
の情報となる。 一方、対応するＥＸから線Ｌ６１を介して入力ポートロ
１−１に取り込まれたメツセージは入力バッファ６４に
蓄えられる。この時、入力バッファに余裕がない場合は
線Ｌ６２を介して入力バッファ・ビジー信号を入力元の
前段スイッチＥＸに送り、以後のＥＸからのメツセージ
転送要求を抑止する。 入力バッファ６４に蓄えられたメツセージから転送先情
報部分７１を切り出す。この転送先情報７１として。 ・ＸＡＤＲ７２：転送先プロセッサ番号のＸ部分用アド
レス、 ・ＹＡＤＲ７３：転送先プロセッサ番号のＹ部分用アド
レス、 ・ＢＣ７４：放送指示ビット（放送時に使用）、・］￥
Ｂ７５：次放送指示ビット（放送時に使用）の各情報が
あり、これをアドレス変換回路６５に送りこむ。 アドレス変換回路６５は、モード情報６７に従いアドレ
ス情報を変換し、内部の要求アドレス生成回路８３（第
７図）を用いて、入力ポートから実際に要求するメツセ
ージ転送先アドレス（出力ポートの番号）を生成し、線
Ｌ６５を介して調停回路６３に送りこむ。 他の入力ポートロ１−１ないし６１−２から同様の要求
アドレスが調停回路３に送られる。複数の入力ポートか
らの要求アドレスが一致した場合は、調停回路６３にお
いて１つの入力ポートが選択される。 調停回路６３からはアドレス要求に対する返答が線Ｌ６
６を介して各入力ポートに送る。また。 同時に対応する各出力ボート内のセレクタ７７を切り換
える。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の畠カバッファ２０に取り込まれ、線Ｌ
６３−１ないしＬ６３−３を介して、接続している各Ｅ
Ｘに送られる。 入カポ−１−６１−１ないし６１−３内のアドレス変換
回路６５の構成を第７図に示す。 第７図において、８０は探索ボート範囲決定回路、８１
および８２はアドレスマスク回路、８３は要求アドレス
生成回路、８４および８５はセレクタを示す。 ここで、探索ボート範囲とは、ｎ入力ｎＨＬ力のＸＢを
いくつかに分割し、それぞれを小規模のＸＢとしてあつ
かう時、各小規模のＸＢのスイッチ制御時に探索するボ
ートの範囲である。また、アドレスマスクとは、アドレ
ス上位のビットをマスクし、小規模のＸＢのボートをそ
れぞれＯ基準に番号付けするための機構である。 アドレス変換回路（第７図）では、まず線Ｌ６９を介し
て送りこまれるＸＢ番号情報のビットＯを用いて、アド
レス（ＴＡＤＲ）としてＸＡＤＲとＹＡＤＲのいずれを
用いるかを決定しく選ばれなかった方をＡＡＤＲとし、
最終目標の受信プロセッサに対応するＥＸがこのＸＢに
接続しているかを判別するために用いる）、次に線Ｌ６
９を介し送りこまれるモード情報をもとに、 （１）探索ボート範囲決定回路８０において、要求アド
レス生成回路８３内で処理を実行するときの探索するボ
ートの範囲を決定し、（２）アドレスマスク回路８１お
よび８２においてアドレスの一部をボート番号を用いて
マスクする。 これら探索ポート範囲決定回路８０およびアドレスマス
ク回路８１および８２を用いて、ＸＢの構成を決定する
。 モード設定においては、たとえばモードを００．０１．
１０および１１の４種類（それぞれ１．２．４．８分割
をあられす）を設ける場合、探索ボート範囲決定回路８
０は、第８図のように各ボートごとの出力ポートの探索
範囲が決定さ九る、また、各アドレスは第９図のような
アドレスマスク回路８１および８２のようにアドレスの
上位ビットがボート番号に置き換える。 このモード設定により、ｎ×ｎ （ｎ入力ｎ出力）ＸＢ
をｎ／ ２ Ｘ ｎ ／ ２を２面、ｎ ／ ４ Ｘ
ｎ ／ ４を４面あるいはｎ ／ ８ Ｘ ｎ ／ ８
を８面のＸＢとして用いることを実現する。 ｎ＝８とし、８Ｘ８構成のＸＢで４Ｘ４ （＝８／２）
構成のクロスバスイッチを２面実現する例を第１６図に
示す。さらに、このスイッチを用いてプロセッサ１６台
（４Ｘ４）を結合した並列プロセッサの例を第１７図に
示す。 これら変換されたアドレス情報を要求アドレス生成回路
８３に入力し、調停回路６３（第６図）に送る要求アド
レス（出力ポート番号）を生成する。 要求アドレス生成回路８３からは、入力ポートから実際
に要求する出力ポートの番号を線Ｌ６５を介して調停回
路６３に送りこむ。 各入力ポートから同様に要求アドレスが調停回路６３に
送られる。複数の入力ポートからの要求アドレス（出力
ポート番号）が一致した場合は、調停回路６３において
１つの入力ポートが選択される。 調停回路６３からは、各入力ポートに要求に対する返答
が線Ｌ６６を介して各入力ポートに送られ、同時に各出
力ボート内のセレクタ７６を切り換える。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の出カバソファ６６に取り込まれ、線Ｌ
３−１ないしＬ３−３を介して、ＮＷあるいはプロセッ
サに送られる。 それぞれの入力ポート１−１ないし１−３のアドレス変
更部６４内の要求アドレス生成回路８３は、第１０図に
示されるように、各入力情報に対して出力情報が決定さ
れる。 ＥＸの調停回路６３の処理の手順を第１１図に示す。 以上説明を行った本発明の１実施例をもとに、複数のＥ
Ｘと複数のＮＷからなるネットワークにおいて、ネット
ワークの一部が故障した場合の動作例を説明する。 ［３，上記実施例を用いた１対］転送時の迂回機能例］ 以下の説明で用いる図は、第１２図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサをＳ
、受信プロセッサをＫとし、それ以外のプロセッサは省
略しである。 ・ケース１（第１４−１図）：故障がない場合。 本実施例ではＸ優先とする。 ・ケース２（第１４−２図）二同−行上に送信・受信プ
ロセッサがあり、そのＸＢ−ｘ１４９が故障している場
合。 （１）ＥＸ１４３は、接続しているＸＢ−ｘ１４９が故
障してしるので、ＸＢ−ｙ１５０にメツセージを送出す
る。 （２）ＸＢ−ｙ １５０はＹＡＤＲが一致するＥＸ１４
３に接続しているＸＢ−ｘ１４９が故障しているので、
接続するＸＢ−ｘが故障していない任意のＥＸを選びそ
のＥＸにメツセージを送出する。 （３）ＥＸ］４２はＸＢ−ｙ１５０からきたメツセージ
内のＸＡＤＲが一致していないので、メツセージをＸＢ
−ｘ１４８に送出する。 （４）以下、通常動作を行う。 ・ケース３（第１４−３図）：ＸＢ−ｘ１４９が故障し
ている場合。 （１）ＥＸはＸＢ−ｘ１４９が故障してしるので、ＸＢ
−：ｙ１５０にメツセージを送出する。 （２）ＸＢ−ｙ１５０はＹＡＤＲが一致するＥＸ１４２
にメツセージを送出する。 （３）以下、通常動作を行う。 ・ケース４（第１４−４図）：受信プロセッサ１４１に
近いＸＢ−ｙ１５１が故障している場合。 （１）ＥＸ１４３は、通常経路として、ＸＢ−ｘ１４９
にメツセージを送出する。 （２）ＸＢ−ｘ１４９はＸＡＤＲが一致するＥＸ１４５
に接続するＸＢ−ｙ１５１が故障しているので、接続す
るＸＢ−ｙが故障していない任意のＥＸを選び、そのＥ
Ｘにメツセージを送出する。 （３）ＥＸ１４７はＸＢ−ｘ１４９からきたメツセージ
をＸＢ−ｙ１５２に送出する。 （４）ＸＢ−ｙ１５２はＹＡＤＲが一致するＥＸ１４６
にメツセージを送出する。 （５）ＥＸ１４６はＸＢ−ｙ１５２からきたメツセージ
をＸＢ−ｘ１４８に送出する。 （６）以下、通常動作を行う。 ［４，上記実施例を用いた放送時の迂回機能例］まず、
放送指示ビットＸＢ−ＮＢの意味を説明する。 ＢＣ＝１．ＮＨ−４： 放送の第１回目であることを示す。 ＢＣ＝１．ＮＢ＝Ｏ： 放送の第２回目であることを示す。 ＢＣ＝Ｏ，ＮＨ−４： 接続しているＸＢ−ｘあるいはＸＢ−ｙが故障している
場合に用いる。ＸＢ−ｘおよびｘＢ−ｙともに故障して
いないＥＸを経由してから放送を開始することを示す。 ＢＣ＝Ｏ，ＮＢ＝Ｏ： １対１転送を示す。 以下の説明で用いる図は、第１２図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサ（Ｓ
）のみを示す。他プロセッサはすべて受信プロセッサと
なる。 ・ケース５（第１５−１図）：故障がない場合。 本実施例ではＸ優先とする。 ・ケース６（第１５−２図）：送信プロセッサに対応す
るＥＸに接続していないｘＢ−ｙ１６８の一部が故障の
場合 （１）ＥＸ１６２は、ＢＣ＝１かつＮＨ−４とし、メツ
セージをＸＥ−ｙ１６７に送出する。 （２）ＸＢ−ｙ１６７は、すべての出力ポートにメツセ
ージを送出する。 （３）各ＥＸ１６１ないし１６２は、ＢＣ＝１かつＮＢ
＝Ｏとし、メツセージをＸＢ−ｘに送出する。 （４）ＸＢ−ｘは、すべての出力ポートにメツセージを
送出する。 （５）各ＥＸは、メツセージをプロセッサ内に取込む。 ・ケース７（第１５−３図）：送信プロセッサに対応す
るＥＸに接続しているＸＢ−ｘが故障の場合 （１）ＥＸは、ＢＣ＝ＯかつＮＨ−４とし、メツセージ
をＸＢ−ｙ１６７に送出する。 （２）ＸＢ−ｙ１６７は、接続するＸＢ−ｘが故障して
いない任意のＥＸを選び、そのＥＸにメツセージを送出
する。 （３）ＥＸ１６１は、ＢＣ＝１かつＮＨ−４とし、メツ
セージをＸＢ−ｘに送出する。 （４）ＸＢ−ｘは、すべての出力ポートのＥＸにメツセ
ージを送出する。 （５）各ＥＸは、ＢＣ＝１かつＮＢ＝Ｏとし、メツセー
ジをＸＢ−ｙに送出する。 （６）ＸＢ−ｙは、すべての出力ポートにメツセージを
送出する。 （７）各ＥＸは、メツセージをプロセッサ内に取込む・ ・ケース８（第１５−４図）：ＸＢ−ｘの一部およびＸ
Ｂ−ｙの一部が故障の場合 （１）ＥＸは、放送をすべてのプロセッサに対する１対
１転送に切換え転送処理を行う（本発明で定義した放送
では、ＸＢ−ｘあるいはＸＢ−Ｖのどちらか一方のスイ
ッチをすべて使用するため、ＸＢ−スの一部かつＸＢ−
ｙの一部が故障している場合、放送はできない）。 このケースにおいては、接続されないＰＥが存在し、こ
のＰＥに対するメツセージはネットワーク内で消滅する
。したがって、各ＥＸが接続されていないＰＥを事前に
知っている場合は、このＰＥに対するメツセージを送出
しない。
構成コ 第１図に中継スイッチＥＸ１２３ （第１２図）の１実
施例を示す。図中、１−１ないし１−３はそれぞれＥＸ
に接続するプロセッサ１２０（第１２図）、ＸＢ−ｘ１
２１ （第１２図）およびＸＢ−ｙ１２２ （第１２図
）からの入力ポート、２−１ないし２−３はそれぞれ同
じくプロセッサ１２０、ＸＢ−ｘ１２１およびＸＢ−ｙ
１２２への出力ポート、３は調停回路、４は入力バッフ
ァ、５は要求アドレス生成回路、６から９は故障情報を
保持する領域、１０はＥＸ番号（接続するプロセッサア
ドレスとして使用）を保持する領域。 １２から１５はメツセージ内の転送情報、１６および１
７は要求アドレス生成回路５で生成した放送用の転送情
報、１９はセレクタ、２ｏは出カバソファである。 各入力ポート１−１ないし１−３は、要求アドレス生成
回路５の構成以外は同一の構成であり。 各出力ポート２−１ないし２−３は、セレクタ２ｏへの
入力メッセージ数以外は同一構成をしている。 以下では、プロセッサからの入力ボート１−１を用いて
入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 故障情報 ・ＤＸ６ ：接続しているＸＢ−ｘが故障しているか否
かの故障情報を保持、 ・ＤＹ７：接続しているＸＢ−ｙが故障しているか否か
の故障情報を保持、 ・ＤＢＸ８：ＸＢ−ｘのどれかが故障しているか否かの
故障情報を保持（放送時に使用）。 ・ＤＢＹ９ ： ｘＢ−ｙのどれかが故障しているか否
かの故障情報を保持（放送時に使用）、アドレス情報 ・ＥＸ番号１０：接続するプロセッサの番号を保持し、
上位をＹＡＤＲとの比較、下位をＸＡＤＲとの比較に使
用する。 これらの情報は、事前に外部（たとえば、ホスト計算機
（図示せず）やサービスプロセッサ（図示せず）等）か
ら設定、あるいは、接続しているスイッチ間で各々のス
イッチの状態情報を示す信号を送りあうことより設定さ
れる。そして、これらの情報は、すへて要求アドレス生
成回路５にとりこまれ、要求アドレス生成時のアドレス
決定のための情報となる。 一方、対応するプロセッサから線Ｌ１を介して入力ポー
ト１−１に送りこまれたメツセージは入力バッファ４に
蓄えられる。この時、入力バッファ４に余裕がない場合
は、線Ｌ２を介して入力バツファ°ビジー信号を入力元
プロセッサに送り。 以後のプロセッサからのメツセージ転送要求を抑止する
。 この人力バッファ４に蓄えられたメツセージがら転送先
情報部１１を切り出す。この転送先情報１１として、 ・ＸＡＤＲ１３：転送先プロセッサ番号のＮＷ−Ｘスイ
ッチ設定用部分アドレス、 ・ＹＡＤＲ１４：転送先プロセッサ番号のＮＷ−Ｘスイ
ッチ設定用部分アドレス、 ・ＢＣｌ３：放送指示ビット（放送時に使用）、・ＮＢ
１６：次放送指示ビット（放送時に使用）の各情報があ
り、これらを要求アドレス生成回路５に送りこむ。 要求アドレス生成回路５は、入力ポート１−１から実際
に要求するメツセージ転送先アドレス（出力ポートの番
号）を生成し、線Ｌ５を介して調停回路３に送る。また
、要求アドレス生成回路５で変換した放送指示情報ＢＣ
Ｉ ６と次放送指示情報ＮＢ１７を線Ｌ６を介してメツ
セージ内の領域１８にふたたび書き込む。 それぞれの入力ポート１−１ないし１−３内の要求アド
レス生成回路５は、第２図（プロセッサ入力ポート）、
第３図（Ｘ入力ポート）、第４図（Ｙ入力ポート）に示
されるように、各入力情報を用いて出力情報として要求
アドレス（出力ポートの番号）、放送指示情報ＢＣ１６
／ＮＢ １７を生成する。 ここでは、特に、各入力ポートの要求アドレス生成回路
５でのＢＣ１６／ＮＢ１７の生成について説明する。 放送指示ビットＢＣ，ＮＢは、 ＢＣ：次段のＸＢで放送を行う、 ＮＢ：次々段のＸＢで放送を行う、 ことを示す。 まず、プロセッサからの入力ポートでは放送の場合。 ＢＣ＝１、ＮＨ−４ と入力される。このとき故障情報が、 ＤＢＸ＝Ｏ１ＤＢＹ＝０ の時、つまり故障したＸＢがない場合は。 ＢＣ＝１．ＮＨ−４ が生成されＸ Ｂ −ｘにメツセージは送られる。逆に
。 ＤＢＸ＝１、ＤＢＹ＝１ の時、つまりＸＢ−ｘ、ＸＢ−ｙそれぞれに故障したＸ
Ｂがある場合は、放送を中止し接続しているすべてのプ
ロセッサに対する１対１転送に変換する。また、 ＤＸ＝１．ＤＹ＝ＯあルイはＤＸ＝Ｏ，ＤＹ＝１の時は
、接続するどちらかのＸＢが故障しているので、 ＢＣ＝Ｏ，ＮＨ−４ とし、他のＥＸを基点として放送処理を行う。 次に、ＸＢからの入力ポートでは、 ＢＣ＝ｌ、ＮＨ−４ の場合、前段のＸＢで１回目の放送が行われているので
、 ＢＣ＝１、 ＮＢ＝０ とし、他方のＸＢにメツセージを転送する。 ＢＣ＝１、ＮＢ＝０ の場合、前段のＸＢで２回目の放送が行われているので
、 ＢＣ＝Ｏ１ＮＢ＝０ とし、プロセッサにメツセージを転送する。 ＢＣ＝Ｏ，ＮＨ−４ の場合は、このＥＸを基点として、放送を行うため、 ＢＣ＝１、ＮＨ−４ とし、他方のＸＢにメツセージを転送する。 以上のように、各入力ポートではアドレス生成処理が行
われる。このアドレスは調停回路３に送られる。複数の
入力ポートからのメツセージ転送先アドレスが一致した
場合は、調停回路３において１つの入力ポートが選択さ
れる。 調停回路３からはアドレス要求に対する返答を線Ｌ７を
介して各入力ポートに送る。また、同時に線Ｌ８を介し
て、対応する各出力ポート内のセレクタ１９の切換えを
行う。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の出カバソファ２０に取り込まれ、線Ｌ
３を介して、接続されたプロセッサ（別出力ポートでは
、ＮＷ−ｘあるいはＮＷ−ｙ）に送られる。 調停回路３の処理手順を第５図に示す。ここで、各出力
ポートに対して同時に複数の入力ポートがら要求がある
場合は、１つの入力ポートを選択するためにプライオリ
ティがとられる。このプライオリティとして、ここでは
、ネットワーク内のメツセージ数を増やさないため、さ
らに、転送段数の長いメツセージを優先させるために、
ｘ＞ｙ＞プロセッサ（それぞれ入力ポート）とする。 ［２，ＸＢの構成、台数スケーラビリティの実現１次に
、第６図にクロスバスイッチＸＢ１２１（第１２図）あ
るいは１２２（第１２図）の１実施例を示す。 この実施例ではクロスバスイッチはｎ入力ｎ 出力とす
る。また、に＝ｌｏｇｚｎをあられす。 第６図において、６１−１ないし６１−３は各々接続し
ているＥＸからの入力ポート、６２−１ないし６２−３
は各々接続しているＥＸへの出力ポート、６３は調停回
路、６４は入力バッファ、６５はアドレス変換回路、６
６はクロスバスイッチの構成を決めるモード情報（ｄビ
ット）を保持する領域、６７および６８は故障情報を保
持する領域、６９はＸＢ番号（ｋ＋１ビット）を保持す
る領域、７０は入力ボート番号を保持する領域、７２か
ら７５はメツセージ内転送情報、７６はセレクタ、７７
は出力バッファである。 各入力ポートロ１−１ないし６１−３は同一構成であり
、各出力ポートロ２−１ないし６２−３も同一構成であ
る。以下では、プロセッサからの入力ポートロ１−］を
用いて入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 スケーラビリティ対策のためのモード情報・モード情報
６６（ｄビット）：クロスバスイッチの構成情報を保持
、 故障情報 ・ＤＸＢ６７ （ｎビット）：ＥＸを介して接続する各
ＸＢの故障が故障しているが否かの故障情報を保持 −ＤＥＸ６８ （ｎビット）：接続する各ＥＸが故障し
ているか否かの故障情報を保持、アドレス情報 ・ＸＢ番号６９（ｋ＋１ビット）：ＸＢの番号情報を保
持、特にビット０はクロスバスイッチＸＢがＸ方向（Ｘ
Ｂ−ｘ）か、Ｙ方向（ＸＢ−ｙ）かの区別を明示。 ・ボート番号７１（ｋビット）：入力ポートの番号情報
を保持 これらの情報は事前に外部（たとえば、ホスト計算機（
図示せず）やサービスプロセッサ（図示せず）等）から
設定、あるいは、接続しているスイッチ間で各々のスイ
ッチの状態情報を示す信号を送りあうことより設定され
る。そして、これらの情報はすべてアドレス変換回路６
５にとりこまれ、アドレス変換時のアドレス決定のため
の情報となる。 一方、対応するＥＸから線Ｌ６１を介して入力ポートロ
１−１に取り込まれたメツセージは入力バッファ６４に
蓄えられる。この時、入力バッファに余裕がない場合は
線Ｌ６２を介して入力バッファ・ビジー信号を入力元の
前段スイッチＥＸに送り、以後のＥＸからのメツセージ
転送要求を抑止する。 入力バッファ６４に蓄えられたメツセージから転送先情
報部分７１を切り出す。この転送先情報７１として。 ・ＸＡＤＲ７２：転送先プロセッサ番号のＸ部分用アド
レス、 ・ＹＡＤＲ７３：転送先プロセッサ番号のＹ部分用アド
レス、 ・ＢＣ７４：放送指示ビット（放送時に使用）、・］￥
Ｂ７５：次放送指示ビット（放送時に使用）の各情報が
あり、これをアドレス変換回路６５に送りこむ。 アドレス変換回路６５は、モード情報６７に従いアドレ
ス情報を変換し、内部の要求アドレス生成回路８３（第
７図）を用いて、入力ポートから実際に要求するメツセ
ージ転送先アドレス（出力ポートの番号）を生成し、線
Ｌ６５を介して調停回路６３に送りこむ。 他の入力ポートロ１−１ないし６１−２から同様の要求
アドレスが調停回路３に送られる。複数の入力ポートか
らの要求アドレスが一致した場合は、調停回路６３にお
いて１つの入力ポートが選択される。 調停回路６３からはアドレス要求に対する返答が線Ｌ６
６を介して各入力ポートに送る。また。 同時に対応する各出力ボート内のセレクタ７７を切り換
える。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の畠カバッファ２０に取り込まれ、線Ｌ
６３−１ないしＬ６３−３を介して、接続している各Ｅ
Ｘに送られる。 入カポ−１−６１−１ないし６１−３内のアドレス変換
回路６５の構成を第７図に示す。 第７図において、８０は探索ボート範囲決定回路、８１
および８２はアドレスマスク回路、８３は要求アドレス
生成回路、８４および８５はセレクタを示す。 ここで、探索ボート範囲とは、ｎ入力ｎＨＬ力のＸＢを
いくつかに分割し、それぞれを小規模のＸＢとしてあつ
かう時、各小規模のＸＢのスイッチ制御時に探索するボ
ートの範囲である。また、アドレスマスクとは、アドレ
ス上位のビットをマスクし、小規模のＸＢのボートをそ
れぞれＯ基準に番号付けするための機構である。 アドレス変換回路（第７図）では、まず線Ｌ６９を介し
て送りこまれるＸＢ番号情報のビットＯを用いて、アド
レス（ＴＡＤＲ）としてＸＡＤＲとＹＡＤＲのいずれを
用いるかを決定しく選ばれなかった方をＡＡＤＲとし、
最終目標の受信プロセッサに対応するＥＸがこのＸＢに
接続しているかを判別するために用いる）、次に線Ｌ６
９を介し送りこまれるモード情報をもとに、 （１）探索ボート範囲決定回路８０において、要求アド
レス生成回路８３内で処理を実行するときの探索するボ
ートの範囲を決定し、（２）アドレスマスク回路８１お
よび８２においてアドレスの一部をボート番号を用いて
マスクする。 これら探索ポート範囲決定回路８０およびアドレスマス
ク回路８１および８２を用いて、ＸＢの構成を決定する
。 モード設定においては、たとえばモードを００．０１．
１０および１１の４種類（それぞれ１．２．４．８分割
をあられす）を設ける場合、探索ボート範囲決定回路８
０は、第８図のように各ボートごとの出力ポートの探索
範囲が決定さ九る、また、各アドレスは第９図のような
アドレスマスク回路８１および８２のようにアドレスの
上位ビットがボート番号に置き換える。 このモード設定により、ｎ×ｎ （ｎ入力ｎ出力）ＸＢ
をｎ／ ２ Ｘ ｎ ／ ２を２面、ｎ ／ ４ Ｘ
ｎ ／ ４を４面あるいはｎ ／ ８ Ｘ ｎ ／ ８
を８面のＸＢとして用いることを実現する。 ｎ＝８とし、８Ｘ８構成のＸＢで４Ｘ４ （＝８／２）
構成のクロスバスイッチを２面実現する例を第１６図に
示す。さらに、このスイッチを用いてプロセッサ１６台
（４Ｘ４）を結合した並列プロセッサの例を第１７図に
示す。 これら変換されたアドレス情報を要求アドレス生成回路
８３に入力し、調停回路６３（第６図）に送る要求アド
レス（出力ポート番号）を生成する。 要求アドレス生成回路８３からは、入力ポートから実際
に要求する出力ポートの番号を線Ｌ６５を介して調停回
路６３に送りこむ。 各入力ポートから同様に要求アドレスが調停回路６３に
送られる。複数の入力ポートからの要求アドレス（出力
ポート番号）が一致した場合は、調停回路６３において
１つの入力ポートが選択される。 調停回路６３からは、各入力ポートに要求に対する返答
が線Ｌ６６を介して各入力ポートに送られ、同時に各出
力ボート内のセレクタ７６を切り換える。 選択された入力ポートのメツセージは要求アドレス（出
力ポート番号）の出カバソファ６６に取り込まれ、線Ｌ
３−１ないしＬ３−３を介して、ＮＷあるいはプロセッ
サに送られる。 それぞれの入力ポート１−１ないし１−３のアドレス変
更部６４内の要求アドレス生成回路８３は、第１０図に
示されるように、各入力情報に対して出力情報が決定さ
れる。 ＥＸの調停回路６３の処理の手順を第１１図に示す。 以上説明を行った本発明の１実施例をもとに、複数のＥ
Ｘと複数のＮＷからなるネットワークにおいて、ネット
ワークの一部が故障した場合の動作例を説明する。 ［３，上記実施例を用いた１対］転送時の迂回機能例］ 以下の説明で用いる図は、第１２図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサをＳ
、受信プロセッサをＫとし、それ以外のプロセッサは省
略しである。 ・ケース１（第１４−１図）：故障がない場合。 本実施例ではＸ優先とする。 ・ケース２（第１４−２図）二同−行上に送信・受信プ
ロセッサがあり、そのＸＢ−ｘ１４９が故障している場
合。 （１）ＥＸ１４３は、接続しているＸＢ−ｘ１４９が故
障してしるので、ＸＢ−ｙ１５０にメツセージを送出す
る。 （２）ＸＢ−ｙ １５０はＹＡＤＲが一致するＥＸ１４
３に接続しているＸＢ−ｘ１４９が故障しているので、
接続するＸＢ−ｘが故障していない任意のＥＸを選びそ
のＥＸにメツセージを送出する。 （３）ＥＸ］４２はＸＢ−ｙ１５０からきたメツセージ
内のＸＡＤＲが一致していないので、メツセージをＸＢ
−ｘ１４８に送出する。 （４）以下、通常動作を行う。 ・ケース３（第１４−３図）：ＸＢ−ｘ１４９が故障し
ている場合。 （１）ＥＸはＸＢ−ｘ１４９が故障してしるので、ＸＢ
−：ｙ１５０にメツセージを送出する。 （２）ＸＢ−ｙ１５０はＹＡＤＲが一致するＥＸ１４２
にメツセージを送出する。 （３）以下、通常動作を行う。 ・ケース４（第１４−４図）：受信プロセッサ１４１に
近いＸＢ−ｙ１５１が故障している場合。 （１）ＥＸ１４３は、通常経路として、ＸＢ−ｘ１４９
にメツセージを送出する。 （２）ＸＢ−ｘ１４９はＸＡＤＲが一致するＥＸ１４５
に接続するＸＢ−ｙ１５１が故障しているので、接続す
るＸＢ−ｙが故障していない任意のＥＸを選び、そのＥ
Ｘにメツセージを送出する。 （３）ＥＸ１４７はＸＢ−ｘ１４９からきたメツセージ
をＸＢ−ｙ１５２に送出する。 （４）ＸＢ−ｙ１５２はＹＡＤＲが一致するＥＸ１４６
にメツセージを送出する。 （５）ＥＸ１４６はＸＢ−ｙ１５２からきたメツセージ
をＸＢ−ｘ１４８に送出する。 （６）以下、通常動作を行う。 ［４，上記実施例を用いた放送時の迂回機能例］まず、
放送指示ビットＸＢ−ＮＢの意味を説明する。 ＢＣ＝１．ＮＨ−４： 放送の第１回目であることを示す。 ＢＣ＝１．ＮＢ＝Ｏ： 放送の第２回目であることを示す。 ＢＣ＝Ｏ，ＮＨ−４： 接続しているＸＢ−ｘあるいはＸＢ−ｙが故障している
場合に用いる。ＸＢ−ｘおよびｘＢ−ｙともに故障して
いないＥＸを経由してから放送を開始することを示す。 ＢＣ＝Ｏ，ＮＢ＝Ｏ： １対１転送を示す。 以下の説明で用いる図は、第１２図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサ（Ｓ
）のみを示す。他プロセッサはすべて受信プロセッサと
なる。 ・ケース５（第１５−１図）：故障がない場合。 本実施例ではＸ優先とする。 ・ケース６（第１５−２図）：送信プロセッサに対応す
るＥＸに接続していないｘＢ−ｙ１６８の一部が故障の
場合 （１）ＥＸ１６２は、ＢＣ＝１かつＮＨ−４とし、メツ
セージをＸＥ−ｙ１６７に送出する。 （２）ＸＢ−ｙ１６７は、すべての出力ポートにメツセ
ージを送出する。 （３）各ＥＸ１６１ないし１６２は、ＢＣ＝１かつＮＢ
＝Ｏとし、メツセージをＸＢ−ｘに送出する。 （４）ＸＢ−ｘは、すべての出力ポートにメツセージを
送出する。 （５）各ＥＸは、メツセージをプロセッサ内に取込む。 ・ケース７（第１５−３図）：送信プロセッサに対応す
るＥＸに接続しているＸＢ−ｘが故障の場合 （１）ＥＸは、ＢＣ＝ＯかつＮＨ−４とし、メツセージ
をＸＢ−ｙ１６７に送出する。 （２）ＸＢ−ｙ１６７は、接続するＸＢ−ｘが故障して
いない任意のＥＸを選び、そのＥＸにメツセージを送出
する。 （３）ＥＸ１６１は、ＢＣ＝１かつＮＨ−４とし、メツ
セージをＸＢ−ｘに送出する。 （４）ＸＢ−ｘは、すべての出力ポートのＥＸにメツセ
ージを送出する。 （５）各ＥＸは、ＢＣ＝１かつＮＢ＝Ｏとし、メツセー
ジをＸＢ−ｙに送出する。 （６）ＸＢ−ｙは、すべての出力ポートにメツセージを
送出する。 （７）各ＥＸは、メツセージをプロセッサ内に取込む・ ・ケース８（第１５−４図）：ＸＢ−ｘの一部およびＸ
Ｂ−ｙの一部が故障の場合 （１）ＥＸは、放送をすべてのプロセッサに対する１対
１転送に切換え転送処理を行う（本発明で定義した放送
では、ＸＢ−ｘあるいはＸＢ−Ｖのどちらか一方のスイ
ッチをすべて使用するため、ＸＢ−スの一部かつＸＢ−
ｙの一部が故障している場合、放送はできない）。 このケースにおいては、接続されないＰＥが存在し、こ
のＰＥに対するメツセージはネットワーク内で消滅する
。したがって、各ＥＸが接続されていないＰＥを事前に
知っている場合は、このＰＥに対するメツセージを送出
しない。
本発明により、
（１）ネットワーク内に自動的に故障経路を迂回する機
能を持つことが達成され、プログラム上に意識すること
なく、ネットワークの安全性を高めることができる。 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを実現可能とし、少ない種類のクロスバスイ
ッチを実現しただけで種々の構成の２Ｄクロスバネツト
ワークを構成することができる。
能を持つことが達成され、プログラム上に意識すること
なく、ネットワークの安全性を高めることができる。 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを実現可能とし、少ない種類のクロスバスイ
ッチを実現しただけで種々の構成の２Ｄクロスバネツト
ワークを構成することができる。
第１図は、中継スイッチＥＸの一実施例を示す図、第２
図は、ＥＸ内要求アドレス生成回Ｎ（入力ポート：プロ
セッサ）の一実施例を示す図、第３図は、ＥＸ内要求ア
ドレス生成回路（入力ポート：ＮＷ−Ｘ）の一実施例を
示す図、第４図は、ＥＸ内要求アドレス生成回路（入力
ボート：ＮＷ−ｙ）の一実施例を示す図、第５図は、Ｅ
Ｘ内調停回路の一実施例を示す図、第６図は、クロスバ
スイッチＸＢの一実施例を示す図、第７図は、ＸＢ内ア
ドレス変換回路の一実施例を示す図、第８図は、ＸＢ内
探索ポート範囲決定回路の一実施例を示す図、第９図は
、ＸＢ内アドレスマスク回路の一実施例を示す図：第１
０図は、ＸＢ内要求アドレス生成回路の一実施例を示す
図、第１１図は、ＸＢ内調停回路の一実施例を示す図、
第１２図は、２Ｄクロスバネツトワークの一実施例を示
す図、第１３図は、メツセージ形式の一実施例を示す図
、第１４−１図ないし第１４−４図は１対１転送の迂回
機能の実行例を示す図、第１５−１符号の説明 １…中継スイッチＥＸの入力ボート、２…中継スイッチ
ＥＸの出力ポート、３…中継スイッチＥＸの調停回路、
５…中継スイッチＥＸの要求アドレス生成回路、６ない
し９…中継スイッチＥＸの故障情報、６１…クロスバス
イッチＸＢの入力ボート、６２…クロスバスイッチＸＢ
の出力ポート。 ６３…クロスバスイッチＸＢの調停回路、６５・・クロ
スバスイッチＸＨのアドレス変換回路、６７ないし６８
…クロスバスイッチＸＢの故障情報、８０…マスクバタ
ン生成回路、８１ないし８２…アドレスマスク回路、８
３…クロスバスイッチＸＢの要求アドレス生成回路、１
２０・プロセッサ、１２１…クロスバスイッチＸＢ−ｘ
、 １２２…クロスバスイッチＸＢ−ｙ、１２３・・中継ス
イッチＥＸ、１３０…メツセージ内受信プロセッサ番号
、１３３…メツセージ内放送指示情報ＢＣ／ＮＢ。 ７ｆ ２ 、 ｉへ？ａ１０［−）’７へ（乃１τρ１
挙工送１τ濡【き１１ヒｌ第 ７ 図 第２図 第９図 茅１０Ｉ２１ 第１２目 第１３図 第１７図
図は、ＥＸ内要求アドレス生成回Ｎ（入力ポート：プロ
セッサ）の一実施例を示す図、第３図は、ＥＸ内要求ア
ドレス生成回路（入力ポート：ＮＷ−Ｘ）の一実施例を
示す図、第４図は、ＥＸ内要求アドレス生成回路（入力
ボート：ＮＷ−ｙ）の一実施例を示す図、第５図は、Ｅ
Ｘ内調停回路の一実施例を示す図、第６図は、クロスバ
スイッチＸＢの一実施例を示す図、第７図は、ＸＢ内ア
ドレス変換回路の一実施例を示す図、第８図は、ＸＢ内
探索ポート範囲決定回路の一実施例を示す図、第９図は
、ＸＢ内アドレスマスク回路の一実施例を示す図：第１
０図は、ＸＢ内要求アドレス生成回路の一実施例を示す
図、第１１図は、ＸＢ内調停回路の一実施例を示す図、
第１２図は、２Ｄクロスバネツトワークの一実施例を示
す図、第１３図は、メツセージ形式の一実施例を示す図
、第１４−１図ないし第１４−４図は１対１転送の迂回
機能の実行例を示す図、第１５−１符号の説明 １…中継スイッチＥＸの入力ボート、２…中継スイッチ
ＥＸの出力ポート、３…中継スイッチＥＸの調停回路、
５…中継スイッチＥＸの要求アドレス生成回路、６ない
し９…中継スイッチＥＸの故障情報、６１…クロスバス
イッチＸＢの入力ボート、６２…クロスバスイッチＸＢ
の出力ポート。 ６３…クロスバスイッチＸＢの調停回路、６５・・クロ
スバスイッチＸＨのアドレス変換回路、６７ないし６８
…クロスバスイッチＸＢの故障情報、８０…マスクバタ
ン生成回路、８１ないし８２…アドレスマスク回路、８
３…クロスバスイッチＸＢの要求アドレス生成回路、１
２０・プロセッサ、１２１…クロスバスイッチＸＢ−ｘ
、 １２２…クロスバスイッチＸＢ−ｙ、１２３・・中継ス
イッチＥＸ、１３０…メツセージ内受信プロセッサ番号
、１３３…メツセージ内放送指示情報ＢＣ／ＮＢ。 ７ｆ ２ 、 ｉへ？ａ１０［−）’７へ（乃１τρ１
挙工送１τ濡【き１１ヒｌ第 ７ 図 第２図 第９図 茅１０Ｉ２１ 第１２目 第１３図 第１７図
Claims (1)
- 【特許請求の範囲】 １、多数台のプロセッサからなり、各プロセッサ間でデ
ータ転送を可能とするネットワークを持つ並列プロセッ
サで、 該ネットワークは、プロセッサを格子上に並べ、各行あ
るいは各列のプロセッサを相互結合スイッチＸＢで接続
し、さらに該相互結合スイッチ間を直接接続する中継ス
イッチＥＸを設け、任意のプロセッサ間でデータ転送を
可能とするトポロジを持ち、 各プロセッサはユーザプログラムで指定した転送先アド
レスと転送すべきデータからメッセージを構成し、この
メッセージをネットワークに送出し、 ネットワークの各該相互結合スイッチＸＢおよび中継ス
イッチＥＸ上では、このメッセージをもとにメッセージ
から転送先アドレスの一部を切り出し、転送経路を決定
するためのアドレス生成手段を持つ並列プロセッサのプ
ロセッサ間ネットワークにおいて、 各該相互結合スイッチＸＢは、それに接続する該中継ス
イッチＥＸおよび中継スイッチＥＸを介して接続する相
互結合スイッチＸＢが故障しているか否かの故障情報を
持ち、 各該中継スイッチＥＸは、それに接続する該相互結合ス
イッチＸＢが故障しているか否かの故障情報を持ち、 各該相互結合スイッチＸＢおよび中継スイッチＥＸは、
該故障情報を該アドレス生成手段に取り込み、これらの
情報を用いて転送経路を変更し、故障スイッチを迂回す
ることを特徴とする並列プロセッサのプロセッサ間デー
タ転送装置。 ２、特許請求第１項の並列プロセッサにおいて、該メッ
セージ内に１プロセッサから全プロセッサへのデータ転
送（いわゆる放送）を指定するフィールドＢＣを持ち、
放送機能を持つ並列プロセッサのプロセッサ間ネットワ
ークにおいて、 各該相互結合スイッチＸＢは、それに接続する該中継ス
イッチＥＸおよび中継スイッチＥＸを介して接続する相
互結合スイッチＸＢが故障しているか否かの故障情報を
持ち、 各該中継スイッチＥＸは、それに接続する該相互結合ス
イッチＸＢが故障しているか否かの故障情報を持ち、さ
らに、行方向の相互結合スイッチＸＢのいずれかが故障
しているか否かの故障情報、および列方向の相互結合ス
イッチＸＢのいずれかが故障しているか否かの故障情報
を持ち、 該メッセージは放送を指定するための第２のフィールド
ＮＢを持ち、 各該相互結合スイッチＸＢおよび中継スイッチＥＸは、
該故障情報および放送を指定するためのフィールドを該
アドレス生成手段に取り込み、これらの情報を用いて転
送経路を変更し、放送時に該故障スイッチを迂回するこ
とを特徴とする並列プロセッサのプロセッサ間データ転
送装置。 ３、多数台のプロセッサからなり、各プロセッサ間でデ
ータ転送を可能とするネットワークを持つ並列プロセッ
サで、 該ネットワークは、プロセッサを格子上に並べ、各行あ
るいは各列のプロセッサを相互結合スイッチＸＢで接続
し、さらに相互結合スイッチ間を中継する中継スイッチ
ＥＸを設け、任意のプロセッサ間でデータ転送を可能と
するトポロジを持ち、 各プロセッサはユーザプログラムで指定した転送アドレ
スと転送すべきデータからなるメッセージをネットワー
クに送出し、 ネットワークの各該相互結合スイッチＸＢおよび中継ス
イッチＥＸ上では、このメッセージをもとにメッセージ
から転送先アドレスの一部を切り出し、転送経路を決定
するためのアドレス生成手段を持つ並列プロセッサのプ
ロセッサ間ネットワークにおいて、 ｎ×ｎ構成の相互結合スイッチＸＢにおいて、スイッチ
内に相互結合スイッチＸＢの構成を指定するモード情報
を保持し、 このモード情報をもとに、ｎ×ｎ構成の相互結合スイッ
チＸＢをｋ個（ｋ＝２、４、８、…）に分割し、ｎ／２
×ｎ／２を２面、ｎ／４×ｎ／４を４面あるいはｎ／８
×ｎ／８を８面、…の構成の相互結合スイッチＸＢとし
て使用可能とすることを特徴とする並列プロセッサのプ
ロセッサ間データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003583A JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003583A JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209550A true JPH03209550A (ja) | 1991-09-12 |
| JP2960454B2 JP2960454B2 (ja) | 1999-10-06 |
Family
ID=11561475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003583A Expired - Fee Related JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960454B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5758053A (en) * | 1992-07-22 | 1998-05-26 | Hitachi, Ltd. | Fault handling and recovery for system having plural processors |
| US5825773A (en) * | 1991-03-20 | 1998-10-20 | Hitachi, Ltd. | Switching system for transferring broadcast packet held in broadcast buffer received from input port to output ports according to the state of each output port |
| US5826049A (en) * | 1991-07-22 | 1998-10-20 | Hitachi, Ltd. | Partial broadcast method in parallel computer and a parallel computer suitable therefor |
| EP1703402A1 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Data processing system with fault tolerant communication paths |
-
1990
- 1990-01-12 JP JP2003583A patent/JP2960454B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825773A (en) * | 1991-03-20 | 1998-10-20 | Hitachi, Ltd. | Switching system for transferring broadcast packet held in broadcast buffer received from input port to output ports according to the state of each output port |
| US5826049A (en) * | 1991-07-22 | 1998-10-20 | Hitachi, Ltd. | Partial broadcast method in parallel computer and a parallel computer suitable therefor |
| US5758053A (en) * | 1992-07-22 | 1998-05-26 | Hitachi, Ltd. | Fault handling and recovery for system having plural processors |
| EP1703402A1 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Data processing system with fault tolerant communication paths |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960454B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |