JP2960454B2 - 並列プロセッサのプロセッサ間データ転送装置 - Google Patents
並列プロセッサのプロセッサ間データ転送装置Info
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- JP2960454B2 JP2960454B2 JP2003583A JP358390A JP2960454B2 JP 2960454 B2 JP2960454 B2 JP 2960454B2 JP 2003583 A JP2003583 A JP 2003583A JP 358390 A JP358390 A JP 358390A JP 2960454 B2 JP2960454 B2 JP 2960454B2
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Description
本発明は、相互に協調しあい並列動作可能な複数台の
プロセッサからなる並列プロセッサにおいて、特にプロ
セッサ間データ転送装置に関する。
プロセッサからなる並列プロセッサにおいて、特にプロ
セッサ間データ転送装置に関する。
＜文献１＞特開昭63−124162「並列計算機の相互結合方
式」 ＜文献２＞特開昭63−37457「プロセッサ間データ転送
方式」 多数台のプロセッサをネットワークで結合し、相互に
協調させながら高速に処理を実行する並列処理方式によ
る計算機（並列計算機）が実用化されつつある。 この並列計算機の構成要素であるプロセッサ間のデー
タ転送用ネットワークとして、プロセッサを２次元格子
上に配置し、各列のプロセッサ群あるいは各行のプロセ
ッサ群をそれぞれ交互結合網で接続するネットワーク方
式が文献1:特開昭63−124162「並列計算機の相互結合方
式」に開示されている。以下、このネットワークを2Dク
ロスバネットワークと呼ぶことにする。 この2Dクロスバネットワークの１実施例を第12図に示
す。第12図において、120はプロセッサ、121はn1入力n1
出力のクロスバスイッチ（以下、XBと略す）、122はn2
入力n2出力のクロスバスイッチXBである。なお、以下で
は、行方向のクロスバスイッチXBをXB−x,列方向のクロ
スバスイッチXBをXB−ｙと略す。さらに、123は３入力
３出力の中継スイッチ（以下、EX）で、XB−x121とプロ
セッサ120間あるいはXB−y122とプロセッサ120間とを接
続するとともに、XB−x121とXB−y122間の転送データの
直接乗りかえを実現する。EX123をプロセッサ120と独立
に設けることにより、プロセッサ120から、XBあるいはE
Xを複数段介して、すべてのプロセッサとデータ転送す
ることを可能とする。 一方、効率の良いプロセッサ間のデータ転送方式とし
て、転送先プロセッサ番号等の送り先情報と転送すべき
データを組み合わせてメッセージを構成し、このメッセ
ージをネットワークを介して転送するメッセージ転送方
式が文献2:特開昭63−37457「プロセッサ間データ転送
方式」に開示されている。なお、ここで転送すべきデー
タとは広義のデータを意味し、メッセージ内の送り先情
報以外のすべての情報（たとえば、タグ情報、データを
識別するための情報、送り先プロセッサへの処理依頼情
報など）を包含する。 このメッセージ転送方式では、転送の形態として （１）転送先プロセッサ番号を指定しメッセージを転送
する方式（以下、１対１転送と略す）、 （２）すべてのプロセッサに対してメッセージを転送す
る方式（以下、放送と略す） の２つがある。 以下では、メッセージ転送元プロセッサを送信プロセ
ッサ、メッセージ転送先プロセッサを受信プロセッサと
呼ぶ。 第13図にメッセージの１構成を示す。第13図におい
て、130は１対１転送時に使用する受信プロセッサ番
号、133は放送時に使用する放送指示ビット群（本発明
では、後述するようにBC、NBの２ビットを用いる）、13
6は転送すべきデータである。受信プロセッサ番号130は
YADR131（XB−ｙに対応する上位k2ビット（k2＝log
2n2）のアドレス情報）とXADR132（XB−ｘに対応する下
位k1ビット（k1＝log2n1）のアドレス情報）に分解され
扱われる。 第14−１図に2Dクロスバネットワークにおける１対１
転送の１実施例を示す。第14−１図は第12図の図の一部
をさらに簡略化した図であり、プロセッサは、送信プロ
セッサをＳ、受信プロセッサをＫとし、それ以外のプロ
セッサは省略してある。 メッセージは、送信プロセッサ140からEX143、NW−x1
49、EX145、NW−y151、EX144を経て受信プロセッサ141
に到着する。 ネットワーク中の各スイッチでは次の処理を行う。 （１）EX143:メッセージ内のYADR、XADR共に対応するEX
のアドレス（接続するプロセッサ番号）の上位、下位と
異なるので、接続しているNW−x149にメッセージを送出
する（ここでは通常ｘ優先とする）。 （２）NW−x149:XADRを用いてスイッチを制御し、対応
する出力ポートのEX145にメッセージを送出する。 （３）EX145:EXアドレスの下位とXADRが一致し、上位と
YADRが一致しないため、NW−y151にメッセージを送出す
る。 （４）NW−y144:YADRを用いてスイッチを制御し、対応
する出力ポートのEX144にメッセージを送出する。 （５）EX144:YADR、XADR共に対応するEXアドレスの上
位、下位と一致するためプロセッサ141にメッセージを
送出する。 第15−１図に2Dクロスバネットワークにおける放送の
１実施例を示す。第15−１図は第12図の図の一部をさら
に簡略化した図であり、プロセッサは送信プロセッサ
（Ｓ）のみを示し、受信プロセッサであるその他のプロ
セッサはすべて省略されている。メッセージは、 （１）送信プロセッサ160から、 （２）EX162、 （３）NW−x166で放送（すべての出力ポートに対して出
力）、 （４）NW−x166に接続しているすべてのEX162ないし16
4、 （５）EX162ないし164に各々接続してるNW−y167ないし
168、 （６）さらに、各EXを経てすべてのプロセッサに転送さ
れる。 放送指示ビットBC、NBは、 BC:放送指示ビット、 XBにおいて、すべての出力ポートにメッセージを出力
することを指示する。 XB:次放送指示ビット、 EXにおいて、XBから入力されたメッセージのNBが１の
時、BCビットを１とすることを示す。NBビットを用いな
くても通常の放送は実現可能であるが、一部ネットワー
ク故障時に放送を可能とするために、NBビットを設け
る。 放送において、各受信プロセッサがデータを複数回受
信しないために、送信プロセッサから放送データを受け
たEXはNW−ｘのみに、NW−ｘから放送データを受けたEX
はNW−ｙのみに、NW−ｙから放送データを受けたEXは接
続している受信プロセッサにそれぞれメッセージを転送
する。
式」 ＜文献２＞特開昭63−37457「プロセッサ間データ転送
方式」 多数台のプロセッサをネットワークで結合し、相互に
協調させながら高速に処理を実行する並列処理方式によ
る計算機（並列計算機）が実用化されつつある。 この並列計算機の構成要素であるプロセッサ間のデー
タ転送用ネットワークとして、プロセッサを２次元格子
上に配置し、各列のプロセッサ群あるいは各行のプロセ
ッサ群をそれぞれ交互結合網で接続するネットワーク方
式が文献1:特開昭63−124162「並列計算機の相互結合方
式」に開示されている。以下、このネットワークを2Dク
ロスバネットワークと呼ぶことにする。 この2Dクロスバネットワークの１実施例を第12図に示
す。第12図において、120はプロセッサ、121はn1入力n1
出力のクロスバスイッチ（以下、XBと略す）、122はn2
入力n2出力のクロスバスイッチXBである。なお、以下で
は、行方向のクロスバスイッチXBをXB−x,列方向のクロ
スバスイッチXBをXB−ｙと略す。さらに、123は３入力
３出力の中継スイッチ（以下、EX）で、XB−x121とプロ
セッサ120間あるいはXB−y122とプロセッサ120間とを接
続するとともに、XB−x121とXB−y122間の転送データの
直接乗りかえを実現する。EX123をプロセッサ120と独立
に設けることにより、プロセッサ120から、XBあるいはE
Xを複数段介して、すべてのプロセッサとデータ転送す
ることを可能とする。 一方、効率の良いプロセッサ間のデータ転送方式とし
て、転送先プロセッサ番号等の送り先情報と転送すべき
データを組み合わせてメッセージを構成し、このメッセ
ージをネットワークを介して転送するメッセージ転送方
式が文献2:特開昭63−37457「プロセッサ間データ転送
方式」に開示されている。なお、ここで転送すべきデー
タとは広義のデータを意味し、メッセージ内の送り先情
報以外のすべての情報（たとえば、タグ情報、データを
識別するための情報、送り先プロセッサへの処理依頼情
報など）を包含する。 このメッセージ転送方式では、転送の形態として （１）転送先プロセッサ番号を指定しメッセージを転送
する方式（以下、１対１転送と略す）、 （２）すべてのプロセッサに対してメッセージを転送す
る方式（以下、放送と略す） の２つがある。 以下では、メッセージ転送元プロセッサを送信プロセ
ッサ、メッセージ転送先プロセッサを受信プロセッサと
呼ぶ。 第13図にメッセージの１構成を示す。第13図におい
て、130は１対１転送時に使用する受信プロセッサ番
号、133は放送時に使用する放送指示ビット群（本発明
では、後述するようにBC、NBの２ビットを用いる）、13
6は転送すべきデータである。受信プロセッサ番号130は
YADR131（XB−ｙに対応する上位k2ビット（k2＝log
2n2）のアドレス情報）とXADR132（XB−ｘに対応する下
位k1ビット（k1＝log2n1）のアドレス情報）に分解され
扱われる。 第14−１図に2Dクロスバネットワークにおける１対１
転送の１実施例を示す。第14−１図は第12図の図の一部
をさらに簡略化した図であり、プロセッサは、送信プロ
セッサをＳ、受信プロセッサをＫとし、それ以外のプロ
セッサは省略してある。 メッセージは、送信プロセッサ140からEX143、NW−x1
49、EX145、NW−y151、EX144を経て受信プロセッサ141
に到着する。 ネットワーク中の各スイッチでは次の処理を行う。 （１）EX143:メッセージ内のYADR、XADR共に対応するEX
のアドレス（接続するプロセッサ番号）の上位、下位と
異なるので、接続しているNW−x149にメッセージを送出
する（ここでは通常ｘ優先とする）。 （２）NW−x149:XADRを用いてスイッチを制御し、対応
する出力ポートのEX145にメッセージを送出する。 （３）EX145:EXアドレスの下位とXADRが一致し、上位と
YADRが一致しないため、NW−y151にメッセージを送出す
る。 （４）NW−y144:YADRを用いてスイッチを制御し、対応
する出力ポートのEX144にメッセージを送出する。 （５）EX144:YADR、XADR共に対応するEXアドレスの上
位、下位と一致するためプロセッサ141にメッセージを
送出する。 第15−１図に2Dクロスバネットワークにおける放送の
１実施例を示す。第15−１図は第12図の図の一部をさら
に簡略化した図であり、プロセッサは送信プロセッサ
（Ｓ）のみを示し、受信プロセッサであるその他のプロ
セッサはすべて省略されている。メッセージは、 （１）送信プロセッサ160から、 （２）EX162、 （３）NW−x166で放送（すべての出力ポートに対して出
力）、 （４）NW−x166に接続しているすべてのEX162ないし16
4、 （５）EX162ないし164に各々接続してるNW−y167ないし
168、 （６）さらに、各EXを経てすべてのプロセッサに転送さ
れる。 放送指示ビットBC、NBは、 BC:放送指示ビット、 XBにおいて、すべての出力ポートにメッセージを出力
することを指示する。 XB:次放送指示ビット、 EXにおいて、XBから入力されたメッセージのNBが１の
時、BCビットを１とすることを示す。NBビットを用いな
くても通常の放送は実現可能であるが、一部ネットワー
ク故障時に放送を可能とするために、NBビットを設け
る。 放送において、各受信プロセッサがデータを複数回受
信しないために、送信プロセッサから放送データを受け
たEXはNW−ｘのみに、NW−ｘから放送データを受けたEX
はNW−ｙのみに、NW−ｙから放送データを受けたEXは接
続している受信プロセッサにそれぞれメッセージを転送
する。
並列計算機におけるネットワーク方式の課題として
（１）障害対策、（２）台数スケーラビリティがある。
それぞれの課題について説明する。 （１）障害対策：多数台のプロセッサを接続しているネ
ットワークにおいては、その一部が故障してもデータ転
送に支障がないようにすることが重要な機能のひとつで
ある。文献1:特開昭63−124162「並列計算機の相互結合
方式」においては、2Dハイパクロスバネットワークにお
いて大部分のプロセッサ間では最短経路が２通りあるこ
とから、一方が故障した場合は他方に切り換える方法が
開示されている。しかし、この方法では同じ行あるいは
列上のプロセッサ間での転送には適用ができない。ま
た、前述した放送時には適用することができない。 （２）台数スケーラビリティ:2Dクロスバネットワーク
は、ハイパキューブネットワークが２のべき乗の構成の
みをとるのに対して、ｎ＝n1×n2であることから、
（n1、n2）の種々の台数構成の並列計算機を構成するこ
とができる。しかし、台数を変更するごとにそれに対応
する新しいサイズのクロスバスイッチを作成する必要が
生じることになる。 本発明の目的は、 （１）１対１転送あるいは放送を問わず、ネットワーク
内に故障経路を自動的に迂回する機能を持つこと、 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを効率良く実現可能とすること にある。
（１）障害対策、（２）台数スケーラビリティがある。
それぞれの課題について説明する。 （１）障害対策：多数台のプロセッサを接続しているネ
ットワークにおいては、その一部が故障してもデータ転
送に支障がないようにすることが重要な機能のひとつで
ある。文献1:特開昭63−124162「並列計算機の相互結合
方式」においては、2Dハイパクロスバネットワークにお
いて大部分のプロセッサ間では最短経路が２通りあるこ
とから、一方が故障した場合は他方に切り換える方法が
開示されている。しかし、この方法では同じ行あるいは
列上のプロセッサ間での転送には適用ができない。ま
た、前述した放送時には適用することができない。 （２）台数スケーラビリティ:2Dクロスバネットワーク
は、ハイパキューブネットワークが２のべき乗の構成の
みをとるのに対して、ｎ＝n1×n2であることから、
（n1、n2）の種々の台数構成の並列計算機を構成するこ
とができる。しかし、台数を変更するごとにそれに対応
する新しいサイズのクロスバスイッチを作成する必要が
生じることになる。 本発明の目的は、 （１）１対１転送あるいは放送を問わず、ネットワーク
内に故障経路を自動的に迂回する機能を持つこと、 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを効率良く実現可能とすること にある。
上記目的は次のような方法で解決することができる。 （１）障害対策：各スイッチEX、XBおよびメッセージが
次の情報を持つ。これらの情報をもとに状態を解析し、
データ転送に有効な経路を探索するアルゴリズムを実現
する。 EXの持つ情報 ・接続しているXBの故障情報、 ・XB−Ｘのどれかが故障しているか否かの情報（放送時
に使用）、 ・XB−Ｙのどれかが故障しているか否かの情報（放送時
に使用）、 XBを持つ情報 ・接続しているEXの故障情報、 ・EXを介して接続しているXBの故障情報 メッセージを持つ情報 ・放送用のNBビット（放送時に使用） （２）台数スケーラビリティ：各XB内に、次のモード情
報を持つ。これらの情報をもとにスイッチを分割し、ア
ドレス生成時に必要な変更を加える。 ・自XBがXB−ｘであるか、XB−ｙであるかを示すモード
情報 ・ｎ×ｎのクロスバスイッチをｋ面に分割して用いるモ
ード情報
次の情報を持つ。これらの情報をもとに状態を解析し、
データ転送に有効な経路を探索するアルゴリズムを実現
する。 EXの持つ情報 ・接続しているXBの故障情報、 ・XB−Ｘのどれかが故障しているか否かの情報（放送時
に使用）、 ・XB−Ｙのどれかが故障しているか否かの情報（放送時
に使用）、 XBを持つ情報 ・接続しているEXの故障情報、 ・EXを介して接続しているXBの故障情報 メッセージを持つ情報 ・放送用のNBビット（放送時に使用） （２）台数スケーラビリティ：各XB内に、次のモード情
報を持つ。これらの情報をもとにスイッチを分割し、ア
ドレス生成時に必要な変更を加える。 ・自XBがXB−ｘであるか、XB−ｙであるかを示すモード
情報 ・ｎ×ｎのクロスバスイッチをｋ面に分割して用いるモ
ード情報
上記目的は次のような方法で解決することができる。 （１）障害対策：各スイッチEXあるいはXBがそれぞれ接
続するXBあるいはEXの故障情報を持つことにより、故障
したスイッチにメッセージが送られることはない。ま
た、目的の受信プロセッサはネットワーク上に接続され
ており、各スイッチの選択アルゴリズムにおいて、（前
段の）スイッチに接続した入力ポートからのメッセージ
を同じスイッチを接続した出力ポートに送ることがない
ので、ネットワーク上でメッセージが無限ループに陥る
ことはなく、メッセージを正しく受信プロセッサに到達
させることができる。 （２）台数スケーラビリティ：モード情報により分割し
たXBは分割した他の部分の影響を受けない。このことに
より、分割したそれぞれが独立したクロスバスイッチと
して動作することができる。
続するXBあるいはEXの故障情報を持つことにより、故障
したスイッチにメッセージが送られることはない。ま
た、目的の受信プロセッサはネットワーク上に接続され
ており、各スイッチの選択アルゴリズムにおいて、（前
段の）スイッチに接続した入力ポートからのメッセージ
を同じスイッチを接続した出力ポートに送ることがない
ので、ネットワーク上でメッセージが無限ループに陥る
ことはなく、メッセージを正しく受信プロセッサに到達
させることができる。 （２）台数スケーラビリティ：モード情報により分割し
たXBは分割した他の部分の影響を受けない。このことに
より、分割したそれぞれが独立したクロスバスイッチと
して動作することができる。
本発明の一実施例を図面を用いて詳細に説明する。 以下では、次のような順序で説明を行う。 ・EXの構成の一実施例 ・XBの構成、台数スケーラビリティ実現の一実施例 ・上記実施例を用いた１対１転送時の迂回機能例 ・上記実施例を用いた放送時の迂回機能例 ［1.EXの構成］ 第１図に中継スイッチEX123（第12図）の１実施例を
示す。図中、１−１ないし１−３はそれぞれEXに接続す
るプロセッサ120（第12図）、XB−x121（第12図）およ
びXB−y122（第12図）からの入力ポート、２−１ないし
２−３はそれぞれ同じくプロセッサ120、XB−x121およ
びXB−y122への出力ポート、３は調停回路、４は入力バ
ッファ、５は要求アドレス生成回路、６から９は故障情
報を保持する領域、10はEX番号（持続するプロセッサア
ドレスとして使用）を保持する領域、12から15はメッセ
ージ内の転送情報、16および17は要求アドレス生成回路
５が生成した放送用の転送情報、19はセレクタ、20は出
力バッファである。 各入力ポート１−１ないし１−３は、要求アドレス生
成回路５の構成以外は同一の構成であり、各出力ポート
２−１ないし２−３は、セレクタ20への入力メッセージ
数以外は同一構成をしている。 以下では、プロセッサからの入力ポート１−１を用い
て入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 故障情報 ・DX6:接続しているXB−ｘが故障しているか否かの故障
情報を保持、 ・DY7:接続しているXB−ｙが故障しているか否かの故障
情報を保持、 ・DBX8:XB−ｘのどれかが故障しているか否かの故障情
報を保持（放送時に使用）、 ・DBY9:XB−ｙのどれかが故障しているか否かの故障情
報を保持（放送時に使用）、 アドレス情報 ・EX番号10:接続するプロセッサの番号を保持し、上位
をYADRとの比較、下位をXADRとの比較に使用する。 これらの情報は、事前に外部（たとえば、ホスト計算
機（図示せず）やサービスプロセッサ（図示せず）等）
から設定、あるいは、接続しているスイッチ間で各々の
スイッチの状態情報を示す信号を送りあうことにより設
定される。そして、これらの情報は、すべて要求アドレ
ス生成回路５にとりこまれ、要求アドレス生成時のアド
レス決定のための情報となる。 一方、対応するプロセッサから線L1を介して入力ポー
ト１−１に送りこまれたメッセージは入力バッファ４に
蓄えられる。この時、入力バッファ４に余裕がない場合
は、線L2を介して入力バッファ・ビジー信号を入力元プ
ロセッサに送り、以後のプロセッサからのメッセージ転
送要求を抑止する。 この入力バッファ４に蓄えられたメッセージから転送
先情報部11を切り出す。この転送先情報11として、 ・XADR13:転送先プロセッサ番号のNW−ｘスイッチ設定
用部分アドレス、 ・YADR14:転送先プロセッサ番号のNW−ｙスイッチ設定
用部分アドレス、 ・BC15:放送指示ビット（放送時に使用）、 ・NB16:次放送指示ビット（放送時に使用） の各情報があり、これらを要求アドレス生成回路５に送
りこむ。 要求アドレス生成回路５は、入力ポート１−１から実
際に要求するメッセージ転送先アドレス（出力ポートの
番号）を生成し、線L5を介して調停回路３に送る。ま
た、要求アドレス生成回路５で変換した放送指示情報BC
16と次放送指示情報NB17を線L6を介してメッセージ内の
領域18にふたたび書き込む。 それぞれの入力ポート１−１ないし１−３内の要求ア
ドレス生成回路５は、第２図（プロセッサ入力ポー
ト）、第３図（Ｘ入力ポート）、第４図（Ｙ入力ポー
ト）に示されるように、各入力情報を用いて出力情報と
して要求アドレス（出力ポートの番号）、放送指示情報
BC16/NB17を生成する。 ここでは、特に、各入力ポートの要求アドレス生成回
路５でのBC16/NB17の生成について説明する。 放送指示ビットBC、NBは、 BC:次段のXBで放送を行う、 NB:次々段のXBで放送を行う、 ことを示す。 まず、プロセッサからの入力ポートでは放送の場合、 BC＝１、NB＝１ と入力される。このとき故障情報が、 DBX＝０、DBY＝０ の時、つまり故障したXBがない場合は、 BC＝１、NB＝１ が生成されXB−ｘにメッセージは送られる。逆に、 DBX＝１、DBY＝１ の時、つまりXB−ｘ、XB−ｙそれぞれに故障したXBがあ
る場合は、放送を中止し接続しているすべてのプロセッ
サに対する１対１転送に変換する。また、 DX＝1,DY＝０あるいはDX＝0,DY＝１ の時は、接続するどちらかのXBが故障しているので、 BC＝０、NB＝１ とし、他のEXを基点として放送処理を行う。 次に、XBからの入力ポートでは、 BC＝１、NB＝１ の場合、前段のXBで１回目の放送が行われているので、 BC＝１、NB＝０ とし、他方のXBにメッセージを転送する。 BC＝１、NB＝０ の場合、前段のXBで２回目の放送が行われているので、 BC＝０、NB＝０ とし、プロセッサにメッセージを転送する。 BC＝０、NB＝１ の場合は、このEXを基点として、放送を行うため、 BC＝１、NB＝１ とし、他方のXBにメッセージを転送する。 以上のように、各入力ポートではアドレス生成処理が
行われる。このアドレスは調停回路３に送られる。複数
の入力ポートからのメッセージ転送先アドレスが一致し
た場合は、調停回路３において１つの入力ポートが選択
される。 調停回路３からはアドレス要求に対する返答を線L7を
介して各入力ポートに送る。また、同時に線L8を介し
て、対応する各出力ポート内のセレクタ19の切換えを行
う。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ20に取り込まれ、線
L3を介して、接続されたプロセッサ（別出力ポートで
は、NW−ｘあるいはNW−ｙ）に送られる。 調停回路３の処理手順を第５図に示す。ここで、各出
力ポートに対して同時に複数の入力ポートから要求があ
る場合は、１つの入力ポートを選択するためにプライオ
リティがとられる。このプライオリティとして、ここで
は、ネットワーク内のメッセージ数を増やさないため、
さらに、転送段数の長いメッセージを優先させるため
に、Ｘ＞Ｙ＞プロセッサ（それぞれ入力ポート）とす
る。 ［2.XBの構成、台数スケーラビリティの実現］ 次に、第６図にクロスバスイッチXB121（第12図）あ
るいは122（第12図）の１実施例を示す。 この実施例ではクロスバスイッチはｎ入力ｎ出力とす
る。また、ｋ＝log2nをあらわす。 第６図において、61−１ないし61−３は各々接続して
いるEXからの入力ポート、62−１ないし62−３は各々接
続しているEXへの出力ポート、63は調停回路、64は入力
バッファ、65はアドレス変換回路、66はクロスバスイッ
チの構成を決めるモード情報（ｄビット）を保持する領
域、67および68は故障情報を保持する領域、69はXB番号
（ｋ＋１ビット）を保持する領域、70は入力ポート番号
を保持する領域、72から75はメッセージ内転送情報、76
はセレクタ、77は出力バッファである。 各入力ポート61−１ないし61−３は同一構成であり、
各出力ポート62−１ないし62−３も同一構成である。以
下では、プロセッサからの入力ポート61−１を用いて入
力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 スケーラビリティ対策のためのモード情報 ・モード情報66（ｄビット）：クロスバスイッチの構成
情報を保持、 故障情報 ・DXB67（ｎビット）:EXを介して接続する各XBの故障が
故障しているか否かの故障情報を保持 ・DEX68（ｎビット）：接続する各EXが故障しているか
否かの故障情報を保持、 アドレス情報 ・XB番号69（ｋ＋１ビット）:XBの番号情報を保持、特
にビット０はクロスバスイッチXBがＸ方向（XB−ｘ）
か、Ｙ方向（XB−ｙ）かの区別を明示。 ・ポート番号71（ｋビット）：入力ポートの番号情報を
保持 これらの情報は事前に外部（たとえば、ホスト計算機
（図示せず）やサービスプロセッサ（図示せず）等）か
ら設定、あるいは、接続しているスイッチ間で各々のス
イッチの状態情報を示す信号を送りあうことより設定さ
れる。そして、これらの情報はすべてアドレス変換回路
65にとりこまれ、アドレス変換時のアドレス決定のため
の情報となる。 一方、対応するEXから線L61を介して入力ポート61−
１に取り込まれたメッセージは入力バッファ64に蓄えら
れる。この時、入力バッファに余裕がない場合は線L62
を介して入力バッファ・ビジー信号を入力元の前段スイ
ッチEXに送り、以後のEXからのメッセージ転送要求を抑
止する。 入力バッファ64に蓄えられたメッセージから転送先情
報部分71を切り出す。この転送先情報71として、 ・XADR72:転送先プロセッサ番号のＸ部分用アドレス、 ・YADR73:転送先プロセッサ番号のＹ部分用アドレス、 ・BC74:放送指示ビット（放送時に使用）、 ・NB75:次放送指示ビット（放送時に使用） の各情報があり、これをアドレス変換回路65に送りこ
む。 アドレス変換回路65は、モード情報67に従いアドレス
情報を変換し、内部の要求アドレス生成回路83（第７
図）を用いて、入力ポートから実際に要求するメッセー
ジ転送先アドレス（出力ポートの番号）を生成し、線L6
5を介して調停回路63に送りこむ。 他の入力ポート61−１ないし61−２から同様の要求ア
ドレスが調停回路３に送られる。複数の入力ポートから
の要求アドレスが一致した場合は、調停回路63において
１つの入力ポートが選択される。 調停回路63からはアドレス要求に対する返答が線L66
を介して各入力ポートに送る。また、同時に対応する各
出力ポート内のセレクタ77を切り換える。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ20に取り込まれ、線
L63−１ないしL63−３を介して、接続している各EXに送
られる。 入力ポート61−１ないし61−３内のアドレス変換回路
65の構成を第７図に示す。 第７図において、80は探索ポート範囲決定回路、81お
よび82はアドレスマスク回路、83は要求アドレス生成回
路、84および85はセレクタを示す。 ここで、探索ポート範囲とは、ｎ入力ｎ出力のXBをい
くつかに分割し、それぞれを小規模のXBとしてあつかう
時、各小規模のXBのスイッチ制御時に探索するポートの
範囲である。また、アドレスマスクとは、アドレス上位
のビットをマスクし、小規模のXBのポートをそれぞれ０
基準に番号付けするための機構である。 アドレス変換回路（第７図）では、まず線L69を介し
て送りこまれるXB番号情報のビット０を用いて、アドレ
ス（TADR）としてXADRとYADRのいずれを用いるかを決定
し（選ばれなかった方をAADRとし、最終目標の受信プロ
セッサに対応するEXがこのXBに接続しているかを判別す
るために用いる）、 次に線L69を介し送りこまれるモード情報をもとに、 （１）探索ポート範囲決定回路80において、要求アドレ
ス生成回路83内で処理を実行するときの探索するポート
の範囲を決定し、 （２）アドレスマスク回路81および82においてアドレス
の一部をポート番号を用いてマスクする。 それら探索ポート範囲決定回路80およびアドレスマス
ク回路81および82を用いて、XBの構成を決定する。 モード設定においては、たとえばモードを00、10、10
および11の４種類（それぞれ１、２、４、８分割をあら
わす）を設ける場合、探索ポート範囲決定回路80は、第
８図のように各ポートごとの出力ポートの探索範囲が決
定される。また、各アドレスは第９図のようなアドレス
マスク回路81および82のようにアドレスの上位ビットが
ポート番号に置き換える。 このモード設定により、ｎ×ｎ（ｎ入力ｎ出力）XBを
n/2×n/2を２面、n/4×n/4を４面あるいはn/8×n/8を８
面のXBとして用いることを実現する。 ｎ＝８とし、８×８構成のXBで４×４（＝8/2）構成
のクロスバスイッチを２面実現する例を第16図に示す。
さらに、このスイッチを用いてプロセッサ16台（４×
４）を結合した並列プロセッサの例を第17図に示す。 これら変換されたアドレス情報を要求アドレス生成回
路83に入力し、調停回路63（第６図）に送る要求アドレ
ス（出力ポート番号）を生成する。 要求アドレス生成回路83からは、入力ポートから実際
に要求する出力ポートの番号を線L65を介して調停回路6
3に送り込む。 各入力ポートから同様に要求アドレスが調停回路63に
送られる。複数の入力ポートからの要求アドレス（出力
ポート番号）が一致した場合は、調停回路63において１
つの入力ポートが選択される。 調停回路63からは、各入力ポートに要求に対する返答
が線L66を介して各入力ポートに送られ、同時に各出力
ポート内のセレクタ76に切り換える。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ66に取り込まれ、線
L3−１ないしL3−２を介して、NWあるいはプロセッサに
送られる。 それぞれの入力ポート１−１ないし１−３のアドレス
変更部64内の要求アドレス生成回路83は、第10図に示さ
れるように、各入力情報に対して出力情報が決定され
る。 EXの調停回路63の処理の手順を第11図に示す。 以上説明を行った本発明の１実施例をもとに、複数の
EXと複数のNWからなるネットワークにおいて、ネットワ
ークの一部が故障した場合の動作例を説明する。 ［3.上記実施例を用いた１対１転送時の迂回機能例］ 以下の説明で用いる図は、第12図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサを
Ｓ、受信プロセッサをＫとし、それ以外のプロセッサは
省略してある。 ・ケース１（第14−１図）：故障がない場合。 本実施例ではｘ優先とする。 ・ケース２（第14−２図）：同一行上に送信 ・受信プロセッサがあり、そのXB−x149が故障してい
る場合。 （１）EX143は、接続しているXB−x149が故障してしる
ので、XB−y150にメッセージを送出する。 （２）XB−y150はYADRが一致するEX143に接続しているX
B−x149が故障しているので、接続するXB−ｘが故障し
ていない任意のEXを選びそのEXにメッセージを送出す
る。 （３）EX142はXB−y150からきたメッセージ内のXADRが
一致していないので、メッセージをXB−x148に送出す
る。 （４）以下、通常の動作を行う。 ・ケース３（第14−３図）:XB−x149が故障している場
合。 （１）EXはXB−x149が故障してしるので、XB−y150にメ
ッセージを送出する。 （２）XB−y150はYADRが一致するEX142にメッセージを
送出する。 （３）以下、通常動作を行う。 ・ケース４（第14−４図）：受信プロセッサ141に近いX
B−y151が故障している場合。 （１）EX143は、通常経路として、XB−x149にメッセー
ジを送出する。 （２）XB−x149はXADRが一致するEX145に接続するXB−y
151が故障しているので、接続するXB−ｙが故障してい
ない任意のEXを選び、そのEXにメッセージを送出する。 （３）EX147はXB−x149からきたメッセージをXB−y152
に送出する。 （４）XB−y152はYADRが一致するEX146にメッセージを
送出する。 （５）EX146はXB−y152からきたメッセージをXB−x148
に送出する。 （６）以下、通常動作を行う。 ［4.上記実施例を用いた放送時の迂回機能例］ まず、放送指示ビットXB、NBの意味を説明する。 BC＝1,NB＝1:放送の第１回目であることを示す。 BC＝1,NB＝0:放送の第２回目であることを示す。 BC＝0,NB＝1:接続しているXB−ｘあるいはXB−ｙが故
障している場合に用いる。XB−ｘおよびXB−ｙともに故
障していないEXを経由してから放送を開始することを示
す。 BC＝0,NB＝0:1対１転送を示す。 以下の説明で用いる図は、第12図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサ
（Ｓ）のみを示す。他プロセッサはすべて受信プロセッ
サとなる。 ・ケース５（第15−１図）：故障がない場合。 本実施例ではｘ優先とする。 ・ケース６（第15−２図）：送信プロセッサに対応する
EXに接続していないXB−y168の一部が故障の場合 （１）EX162は、BC＝１かつNB＝１とし、メッセージをX
B−y167に送出する。 （２）XB−y167は、すべての出力ポートにメッセージを
送出する。 （３）各EX161ないし162は、BC＝１かつNB＝０とし、メ
ッセージをXB−ｘに送出する。 （４）XB−ｘは、すべての出力ポートにメッセージを送
出する。 （５）各EXは、メッセージをプロセッサ内に取込む。 ・ケース７（第15−３図）：送信プロセッサに対応する
EXに接続しているXB−ｘが故障の場合 （１）EXは、BC＝０かつNB＝１とし、メッセージをXB−
y167に送出する。 （２）XB−y167は、接続するXB−ｘが故障していない任
意のEXを選び、そのEXにメッセージを送出する。 （３）EX161は、BC＝１かつNB＝１とし、メッセージをX
B−ｘに送出する。 （４）XB−ｘは、すべての出力ポートのEXにメッセージ
を送出する。 （５）各EXは、BC＝１かつNB＝０とし、メッセージをXB
−ｙに送出する。 （６）XB−ｙは、すべての出力ポートにメッセージを送
出する。 （７）各EXは、メッセージをプロセッサ内に取込む。 ・ケース８（第15−４図）:XB−ｘの一部およびXB−ｙ
の一部が故障の場合 （１）EXは、放送をすべてのプロセッサに対する１対１
転送に切換え転送処理を行う（本発明で定義した放送で
は、XB−ｘあるいはXB−ｙのどちらか一方のスイッチを
すべて使用するため、XB−ｘの一部かつXB−ｙの一部が
故障している場合、放送はできない）。 このケースにおいては、接続されないPEが存在し、こ
のPEに対するメッセージはネットワーク内に消滅する。
したがって、各EXが接続されていないPEを事前に知って
いる場合は、このPEに対するメッセージを送出しない。
示す。図中、１−１ないし１−３はそれぞれEXに接続す
るプロセッサ120（第12図）、XB−x121（第12図）およ
びXB−y122（第12図）からの入力ポート、２−１ないし
２−３はそれぞれ同じくプロセッサ120、XB−x121およ
びXB−y122への出力ポート、３は調停回路、４は入力バ
ッファ、５は要求アドレス生成回路、６から９は故障情
報を保持する領域、10はEX番号（持続するプロセッサア
ドレスとして使用）を保持する領域、12から15はメッセ
ージ内の転送情報、16および17は要求アドレス生成回路
５が生成した放送用の転送情報、19はセレクタ、20は出
力バッファである。 各入力ポート１−１ないし１−３は、要求アドレス生
成回路５の構成以外は同一の構成であり、各出力ポート
２−１ないし２−３は、セレクタ20への入力メッセージ
数以外は同一構成をしている。 以下では、プロセッサからの入力ポート１−１を用い
て入力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 故障情報 ・DX6:接続しているXB−ｘが故障しているか否かの故障
情報を保持、 ・DY7:接続しているXB−ｙが故障しているか否かの故障
情報を保持、 ・DBX8:XB−ｘのどれかが故障しているか否かの故障情
報を保持（放送時に使用）、 ・DBY9:XB−ｙのどれかが故障しているか否かの故障情
報を保持（放送時に使用）、 アドレス情報 ・EX番号10:接続するプロセッサの番号を保持し、上位
をYADRとの比較、下位をXADRとの比較に使用する。 これらの情報は、事前に外部（たとえば、ホスト計算
機（図示せず）やサービスプロセッサ（図示せず）等）
から設定、あるいは、接続しているスイッチ間で各々の
スイッチの状態情報を示す信号を送りあうことにより設
定される。そして、これらの情報は、すべて要求アドレ
ス生成回路５にとりこまれ、要求アドレス生成時のアド
レス決定のための情報となる。 一方、対応するプロセッサから線L1を介して入力ポー
ト１−１に送りこまれたメッセージは入力バッファ４に
蓄えられる。この時、入力バッファ４に余裕がない場合
は、線L2を介して入力バッファ・ビジー信号を入力元プ
ロセッサに送り、以後のプロセッサからのメッセージ転
送要求を抑止する。 この入力バッファ４に蓄えられたメッセージから転送
先情報部11を切り出す。この転送先情報11として、 ・XADR13:転送先プロセッサ番号のNW−ｘスイッチ設定
用部分アドレス、 ・YADR14:転送先プロセッサ番号のNW−ｙスイッチ設定
用部分アドレス、 ・BC15:放送指示ビット（放送時に使用）、 ・NB16:次放送指示ビット（放送時に使用） の各情報があり、これらを要求アドレス生成回路５に送
りこむ。 要求アドレス生成回路５は、入力ポート１−１から実
際に要求するメッセージ転送先アドレス（出力ポートの
番号）を生成し、線L5を介して調停回路３に送る。ま
た、要求アドレス生成回路５で変換した放送指示情報BC
16と次放送指示情報NB17を線L6を介してメッセージ内の
領域18にふたたび書き込む。 それぞれの入力ポート１−１ないし１−３内の要求ア
ドレス生成回路５は、第２図（プロセッサ入力ポー
ト）、第３図（Ｘ入力ポート）、第４図（Ｙ入力ポー
ト）に示されるように、各入力情報を用いて出力情報と
して要求アドレス（出力ポートの番号）、放送指示情報
BC16/NB17を生成する。 ここでは、特に、各入力ポートの要求アドレス生成回
路５でのBC16/NB17の生成について説明する。 放送指示ビットBC、NBは、 BC:次段のXBで放送を行う、 NB:次々段のXBで放送を行う、 ことを示す。 まず、プロセッサからの入力ポートでは放送の場合、 BC＝１、NB＝１ と入力される。このとき故障情報が、 DBX＝０、DBY＝０ の時、つまり故障したXBがない場合は、 BC＝１、NB＝１ が生成されXB−ｘにメッセージは送られる。逆に、 DBX＝１、DBY＝１ の時、つまりXB−ｘ、XB−ｙそれぞれに故障したXBがあ
る場合は、放送を中止し接続しているすべてのプロセッ
サに対する１対１転送に変換する。また、 DX＝1,DY＝０あるいはDX＝0,DY＝１ の時は、接続するどちらかのXBが故障しているので、 BC＝０、NB＝１ とし、他のEXを基点として放送処理を行う。 次に、XBからの入力ポートでは、 BC＝１、NB＝１ の場合、前段のXBで１回目の放送が行われているので、 BC＝１、NB＝０ とし、他方のXBにメッセージを転送する。 BC＝１、NB＝０ の場合、前段のXBで２回目の放送が行われているので、 BC＝０、NB＝０ とし、プロセッサにメッセージを転送する。 BC＝０、NB＝１ の場合は、このEXを基点として、放送を行うため、 BC＝１、NB＝１ とし、他方のXBにメッセージを転送する。 以上のように、各入力ポートではアドレス生成処理が
行われる。このアドレスは調停回路３に送られる。複数
の入力ポートからのメッセージ転送先アドレスが一致し
た場合は、調停回路３において１つの入力ポートが選択
される。 調停回路３からはアドレス要求に対する返答を線L7を
介して各入力ポートに送る。また、同時に線L8を介し
て、対応する各出力ポート内のセレクタ19の切換えを行
う。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ20に取り込まれ、線
L3を介して、接続されたプロセッサ（別出力ポートで
は、NW−ｘあるいはNW−ｙ）に送られる。 調停回路３の処理手順を第５図に示す。ここで、各出
力ポートに対して同時に複数の入力ポートから要求があ
る場合は、１つの入力ポートを選択するためにプライオ
リティがとられる。このプライオリティとして、ここで
は、ネットワーク内のメッセージ数を増やさないため、
さらに、転送段数の長いメッセージを優先させるため
に、Ｘ＞Ｙ＞プロセッサ（それぞれ入力ポート）とす
る。 ［2.XBの構成、台数スケーラビリティの実現］ 次に、第６図にクロスバスイッチXB121（第12図）あ
るいは122（第12図）の１実施例を示す。 この実施例ではクロスバスイッチはｎ入力ｎ出力とす
る。また、ｋ＝log2nをあらわす。 第６図において、61−１ないし61−３は各々接続して
いるEXからの入力ポート、62−１ないし62−３は各々接
続しているEXへの出力ポート、63は調停回路、64は入力
バッファ、65はアドレス変換回路、66はクロスバスイッ
チの構成を決めるモード情報（ｄビット）を保持する領
域、67および68は故障情報を保持する領域、69はXB番号
（ｋ＋１ビット）を保持する領域、70は入力ポート番号
を保持する領域、72から75はメッセージ内転送情報、76
はセレクタ、77は出力バッファである。 各入力ポート61−１ないし61−３は同一構成であり、
各出力ポート62−１ないし62−３も同一構成である。以
下では、プロセッサからの入力ポート61−１を用いて入
力ポートの構成を説明する。 入力ポートは次のネットワーク情報を保持している。 スケーラビリティ対策のためのモード情報 ・モード情報66（ｄビット）：クロスバスイッチの構成
情報を保持、 故障情報 ・DXB67（ｎビット）:EXを介して接続する各XBの故障が
故障しているか否かの故障情報を保持 ・DEX68（ｎビット）：接続する各EXが故障しているか
否かの故障情報を保持、 アドレス情報 ・XB番号69（ｋ＋１ビット）:XBの番号情報を保持、特
にビット０はクロスバスイッチXBがＸ方向（XB−ｘ）
か、Ｙ方向（XB−ｙ）かの区別を明示。 ・ポート番号71（ｋビット）：入力ポートの番号情報を
保持 これらの情報は事前に外部（たとえば、ホスト計算機
（図示せず）やサービスプロセッサ（図示せず）等）か
ら設定、あるいは、接続しているスイッチ間で各々のス
イッチの状態情報を示す信号を送りあうことより設定さ
れる。そして、これらの情報はすべてアドレス変換回路
65にとりこまれ、アドレス変換時のアドレス決定のため
の情報となる。 一方、対応するEXから線L61を介して入力ポート61−
１に取り込まれたメッセージは入力バッファ64に蓄えら
れる。この時、入力バッファに余裕がない場合は線L62
を介して入力バッファ・ビジー信号を入力元の前段スイ
ッチEXに送り、以後のEXからのメッセージ転送要求を抑
止する。 入力バッファ64に蓄えられたメッセージから転送先情
報部分71を切り出す。この転送先情報71として、 ・XADR72:転送先プロセッサ番号のＸ部分用アドレス、 ・YADR73:転送先プロセッサ番号のＹ部分用アドレス、 ・BC74:放送指示ビット（放送時に使用）、 ・NB75:次放送指示ビット（放送時に使用） の各情報があり、これをアドレス変換回路65に送りこ
む。 アドレス変換回路65は、モード情報67に従いアドレス
情報を変換し、内部の要求アドレス生成回路83（第７
図）を用いて、入力ポートから実際に要求するメッセー
ジ転送先アドレス（出力ポートの番号）を生成し、線L6
5を介して調停回路63に送りこむ。 他の入力ポート61−１ないし61−２から同様の要求ア
ドレスが調停回路３に送られる。複数の入力ポートから
の要求アドレスが一致した場合は、調停回路63において
１つの入力ポートが選択される。 調停回路63からはアドレス要求に対する返答が線L66
を介して各入力ポートに送る。また、同時に対応する各
出力ポート内のセレクタ77を切り換える。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ20に取り込まれ、線
L63−１ないしL63−３を介して、接続している各EXに送
られる。 入力ポート61−１ないし61−３内のアドレス変換回路
65の構成を第７図に示す。 第７図において、80は探索ポート範囲決定回路、81お
よび82はアドレスマスク回路、83は要求アドレス生成回
路、84および85はセレクタを示す。 ここで、探索ポート範囲とは、ｎ入力ｎ出力のXBをい
くつかに分割し、それぞれを小規模のXBとしてあつかう
時、各小規模のXBのスイッチ制御時に探索するポートの
範囲である。また、アドレスマスクとは、アドレス上位
のビットをマスクし、小規模のXBのポートをそれぞれ０
基準に番号付けするための機構である。 アドレス変換回路（第７図）では、まず線L69を介し
て送りこまれるXB番号情報のビット０を用いて、アドレ
ス（TADR）としてXADRとYADRのいずれを用いるかを決定
し（選ばれなかった方をAADRとし、最終目標の受信プロ
セッサに対応するEXがこのXBに接続しているかを判別す
るために用いる）、 次に線L69を介し送りこまれるモード情報をもとに、 （１）探索ポート範囲決定回路80において、要求アドレ
ス生成回路83内で処理を実行するときの探索するポート
の範囲を決定し、 （２）アドレスマスク回路81および82においてアドレス
の一部をポート番号を用いてマスクする。 それら探索ポート範囲決定回路80およびアドレスマス
ク回路81および82を用いて、XBの構成を決定する。 モード設定においては、たとえばモードを00、10、10
および11の４種類（それぞれ１、２、４、８分割をあら
わす）を設ける場合、探索ポート範囲決定回路80は、第
８図のように各ポートごとの出力ポートの探索範囲が決
定される。また、各アドレスは第９図のようなアドレス
マスク回路81および82のようにアドレスの上位ビットが
ポート番号に置き換える。 このモード設定により、ｎ×ｎ（ｎ入力ｎ出力）XBを
n/2×n/2を２面、n/4×n/4を４面あるいはn/8×n/8を８
面のXBとして用いることを実現する。 ｎ＝８とし、８×８構成のXBで４×４（＝8/2）構成
のクロスバスイッチを２面実現する例を第16図に示す。
さらに、このスイッチを用いてプロセッサ16台（４×
４）を結合した並列プロセッサの例を第17図に示す。 これら変換されたアドレス情報を要求アドレス生成回
路83に入力し、調停回路63（第６図）に送る要求アドレ
ス（出力ポート番号）を生成する。 要求アドレス生成回路83からは、入力ポートから実際
に要求する出力ポートの番号を線L65を介して調停回路6
3に送り込む。 各入力ポートから同様に要求アドレスが調停回路63に
送られる。複数の入力ポートからの要求アドレス（出力
ポート番号）が一致した場合は、調停回路63において１
つの入力ポートが選択される。 調停回路63からは、各入力ポートに要求に対する返答
が線L66を介して各入力ポートに送られ、同時に各出力
ポート内のセレクタ76に切り換える。 選択された入力ポートのメッセージは要求アドレス
（出力ポート番号）の出力バッファ66に取り込まれ、線
L3−１ないしL3−２を介して、NWあるいはプロセッサに
送られる。 それぞれの入力ポート１−１ないし１−３のアドレス
変更部64内の要求アドレス生成回路83は、第10図に示さ
れるように、各入力情報に対して出力情報が決定され
る。 EXの調停回路63の処理の手順を第11図に示す。 以上説明を行った本発明の１実施例をもとに、複数の
EXと複数のNWからなるネットワークにおいて、ネットワ
ークの一部が故障した場合の動作例を説明する。 ［3.上記実施例を用いた１対１転送時の迂回機能例］ 以下の説明で用いる図は、第12図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサを
Ｓ、受信プロセッサをＫとし、それ以外のプロセッサは
省略してある。 ・ケース１（第14−１図）：故障がない場合。 本実施例ではｘ優先とする。 ・ケース２（第14−２図）：同一行上に送信 ・受信プロセッサがあり、そのXB−x149が故障してい
る場合。 （１）EX143は、接続しているXB−x149が故障してしる
ので、XB−y150にメッセージを送出する。 （２）XB−y150はYADRが一致するEX143に接続しているX
B−x149が故障しているので、接続するXB−ｘが故障し
ていない任意のEXを選びそのEXにメッセージを送出す
る。 （３）EX142はXB−y150からきたメッセージ内のXADRが
一致していないので、メッセージをXB−x148に送出す
る。 （４）以下、通常の動作を行う。 ・ケース３（第14−３図）:XB−x149が故障している場
合。 （１）EXはXB−x149が故障してしるので、XB−y150にメ
ッセージを送出する。 （２）XB−y150はYADRが一致するEX142にメッセージを
送出する。 （３）以下、通常動作を行う。 ・ケース４（第14−４図）：受信プロセッサ141に近いX
B−y151が故障している場合。 （１）EX143は、通常経路として、XB−x149にメッセー
ジを送出する。 （２）XB−x149はXADRが一致するEX145に接続するXB−y
151が故障しているので、接続するXB−ｙが故障してい
ない任意のEXを選び、そのEXにメッセージを送出する。 （３）EX147はXB−x149からきたメッセージをXB−y152
に送出する。 （４）XB−y152はYADRが一致するEX146にメッセージを
送出する。 （５）EX146はXB−y152からきたメッセージをXB−x148
に送出する。 （６）以下、通常動作を行う。 ［4.上記実施例を用いた放送時の迂回機能例］ まず、放送指示ビットXB、NBの意味を説明する。 BC＝1,NB＝1:放送の第１回目であることを示す。 BC＝1,NB＝0:放送の第２回目であることを示す。 BC＝0,NB＝1:接続しているXB−ｘあるいはXB−ｙが故
障している場合に用いる。XB−ｘおよびXB−ｙともに故
障していないEXを経由してから放送を開始することを示
す。 BC＝0,NB＝0:1対１転送を示す。 以下の説明で用いる図は、第12図の図の一部をさらに
省略した図であり、プロセッサは、送信プロセッサ
（Ｓ）のみを示す。他プロセッサはすべて受信プロセッ
サとなる。 ・ケース５（第15−１図）：故障がない場合。 本実施例ではｘ優先とする。 ・ケース６（第15−２図）：送信プロセッサに対応する
EXに接続していないXB−y168の一部が故障の場合 （１）EX162は、BC＝１かつNB＝１とし、メッセージをX
B−y167に送出する。 （２）XB−y167は、すべての出力ポートにメッセージを
送出する。 （３）各EX161ないし162は、BC＝１かつNB＝０とし、メ
ッセージをXB−ｘに送出する。 （４）XB−ｘは、すべての出力ポートにメッセージを送
出する。 （５）各EXは、メッセージをプロセッサ内に取込む。 ・ケース７（第15−３図）：送信プロセッサに対応する
EXに接続しているXB−ｘが故障の場合 （１）EXは、BC＝０かつNB＝１とし、メッセージをXB−
y167に送出する。 （２）XB−y167は、接続するXB−ｘが故障していない任
意のEXを選び、そのEXにメッセージを送出する。 （３）EX161は、BC＝１かつNB＝１とし、メッセージをX
B−ｘに送出する。 （４）XB−ｘは、すべての出力ポートのEXにメッセージ
を送出する。 （５）各EXは、BC＝１かつNB＝０とし、メッセージをXB
−ｙに送出する。 （６）XB−ｙは、すべての出力ポートにメッセージを送
出する。 （７）各EXは、メッセージをプロセッサ内に取込む。 ・ケース８（第15−４図）:XB−ｘの一部およびXB−ｙ
の一部が故障の場合 （１）EXは、放送をすべてのプロセッサに対する１対１
転送に切換え転送処理を行う（本発明で定義した放送で
は、XB−ｘあるいはXB−ｙのどちらか一方のスイッチを
すべて使用するため、XB−ｘの一部かつXB−ｙの一部が
故障している場合、放送はできない）。 このケースにおいては、接続されないPEが存在し、こ
のPEに対するメッセージはネットワーク内に消滅する。
したがって、各EXが接続されていないPEを事前に知って
いる場合は、このPEに対するメッセージを送出しない。
本発明により、 （１）ネットワーク内に自動的に故障経路を迂回する機
能を持つことが達成され、プログラム上に意識すること
なく、ネットワークの安全性を高めることができる。 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを実現可能とし、少ない種類のクロスバスイ
ッチを実現しただけで種々の構成の2Dクロスバネットワ
ークを構成することができる。
能を持つことが達成され、プログラム上に意識すること
なく、ネットワークの安全性を高めることができる。 （２）１つのクロスバスイッチで複数の大きさのクロス
バスイッチを実現可能とし、少ない種類のクロスバスイ
ッチを実現しただけで種々の構成の2Dクロスバネットワ
ークを構成することができる。
第１図は、中継スイッチEXの一実施例を示す図、第２図
は、EX内要求アドレス生成回路（入力ポート：プロセッ
サ）の一実施例を示す図、第３図は、EX内要求アドレス
生成回路（入力ポート:NW−ｘ）の一実施例を示す図、
第４図は、EX内要求アドレス生成回路（入力ポート:NW
−ｙ）の一実施例を示す図、第５図は、EX内調停回路の
一実施例を示す図、第６図は、クロスバスイッチXBの一
実施例を示す図、第７図は、XB内アドレス変換回路の一
実施例を示す図、第８図は、XB内探索ポート範囲決定回
路の一実施例を示す図、第９図は、XB内アドレスマスク
回路の一実施例を示す図、第10図は、XB内要求アドレス
生成回路の一実施例を示す図、第11図は、XB内調停回路
の一実施例を示す図、第12図は、2Dクロスバネットワー
クの一実施例を示す図、第13図は、メッセージ形式の一
実施例を示す図、第14−１図ないし第14−４図は１対１
転送の迂回機能の実行例を示す図、第15−１図ないし第
15−４図は１対全転送（放送）の迂回機能の実行例を示
す図、第16図と第17図は他の実施例を示す図である。 符号の説明 １……中継スイッチEXの入力ポート、２……中継スイッ
チEXの出力ポート、３……中継スイッチEXの調停回路、
５……中継スイッチEXの要求アドレス生成回路、６ない
し９……中継スイッチEXの故障情報、61……クロスバス
イッチXBの入力ポート、62……クロスバスイッチXBの出
力ポート、63……クロスバスイッチXBの調停回路、65…
…クロスバスイッチXBのアドレス変換回路、67ないし68
……クロスバスイッチXBの故障情報、80……マスクパタ
ン生成回路、81ないし82……アドレスマスク回路、83…
…クロスバスイッチXBの要求アドレス生成回路、120…
…プロセッサ、121……クロスバスイッチXB−ｘ、122…
…クロスバスイッチXB−ｙ、123……中継スイッチEX、1
30……メッセージ内受信プロセッサ番号、133……メッ
セージ内放送指示情報BC/NB。
は、EX内要求アドレス生成回路（入力ポート：プロセッ
サ）の一実施例を示す図、第３図は、EX内要求アドレス
生成回路（入力ポート:NW−ｘ）の一実施例を示す図、
第４図は、EX内要求アドレス生成回路（入力ポート:NW
−ｙ）の一実施例を示す図、第５図は、EX内調停回路の
一実施例を示す図、第６図は、クロスバスイッチXBの一
実施例を示す図、第７図は、XB内アドレス変換回路の一
実施例を示す図、第８図は、XB内探索ポート範囲決定回
路の一実施例を示す図、第９図は、XB内アドレスマスク
回路の一実施例を示す図、第10図は、XB内要求アドレス
生成回路の一実施例を示す図、第11図は、XB内調停回路
の一実施例を示す図、第12図は、2Dクロスバネットワー
クの一実施例を示す図、第13図は、メッセージ形式の一
実施例を示す図、第14−１図ないし第14−４図は１対１
転送の迂回機能の実行例を示す図、第15−１図ないし第
15−４図は１対全転送（放送）の迂回機能の実行例を示
す図、第16図と第17図は他の実施例を示す図である。 符号の説明 １……中継スイッチEXの入力ポート、２……中継スイッ
チEXの出力ポート、３……中継スイッチEXの調停回路、
５……中継スイッチEXの要求アドレス生成回路、６ない
し９……中継スイッチEXの故障情報、61……クロスバス
イッチXBの入力ポート、62……クロスバスイッチXBの出
力ポート、63……クロスバスイッチXBの調停回路、65…
…クロスバスイッチXBのアドレス変換回路、67ないし68
……クロスバスイッチXBの故障情報、80……マスクパタ
ン生成回路、81ないし82……アドレスマスク回路、83…
…クロスバスイッチXBの要求アドレス生成回路、120…
…プロセッサ、121……クロスバスイッチXB−ｘ、122…
…クロスバスイッチXB−ｙ、123……中継スイッチEX、1
30……メッセージ内受信プロセッサ番号、133……メッ
セージ内放送指示情報BC/NB。
Claims (7)
- 【請求項１】多数台のプロセッサと、任意のプロセッサ
間でデータ転送を可能とする、複数の部分ネットワーク
を接続してなるネットワークを持つ並列プロセッサにお
いて、 各プロセッサは、転送先アドレスと転送すべきデータと
からメッセージを構成し、このメッセージをネットワー
クに送出する手段を有し、 該各部分ネットワークは、 このメッセージをもとにメッセージから転送先アドレス
の一部を切り出し、転送経路を決定するためのアドレス
生成手段と、 当該部分ネットワークに接続する部分ネットワークが故
障しているか否かの故障情報と、 該故障情報を該アドレス生成手段に取り込み、これらの
情報を用いて転送経路を変更し、故障スイッチを迂回す
る手段とを有することを特徴とする並列プロセッサ。 - 【請求項２】請求項１の並列プロセッサにおいて、 該ネットワークは放送機能を有し、 該メッセージは、１プロセッサから全プロセッサへのデ
ータ転送を指定する第１のフィールドと、放送を指定す
るための第２のフィールドを持ち、 該迂回する手段は、該故障情報および放送を指定するた
めのフィールドを該アドレス生成手段に取り込み、これ
らの情報を用いて転送経路を変更し、放送時に故障スイ
ッチを迂回する手段であることを特徴とする並列プロセ
ッサ。 - 【請求項３】格子状に並べられた多数台のプロセッサ
と、各行あるいは各列のプロセッサを接続する複数の各
相互結合スイッチと該相互結合スイッチ間を中継する中
継スイッチとからなる、任意のプロセッサ間でデータ転
送を可能とするネットワークとを有し、各プロセッサは
転送アドレスと転送すべきデータから成るメッセージを
ネットワークに送出し、該相互接続スイッチおよび中継
スイッチ上に、このメッセージをもとにメッセージから
転送先アドレスの一部を切り出し、転送経路を決定する
ためのアドレス生成手段を持つ並列プロセッサにおい
て、 該相互結合スイッチはｎ×ｎ構成であり、スイッチ内に
相互結合スイッチの構成を指定するモード情報を保持
し、 該各行あるいは該各列のプロセッサを接続する該相互結
合スイッチは、該モード情報をもとに、該ｎ×ｎ構成の
相互結合スイッチをｋ個（ｋ＝2,4,8,・・・）に分割
し、n/2×n/2を２面、n/4×n/4を４面、・・・と構成さ
れた分割相互結合スイッチであることを特徴とする並列
プロセッサ。 - 【請求項４】格子状に並べられた多数のプロセッサと、
該格子状に並べられたプロセッサの各行あるいは各列の
複数のプロセッサを相互接続する複数のスイッチを有
し、該スイッチは論理的に分割され、分割された片方の
スイッチは、分割された他方のスイッチと異なる列また
は行のプロセッサを接続することを特徴とする並列プロ
セッサ。 - 【請求項５】請求項４に記載の並列プロセッサであっ
て、各スイッチは当該スイッチの構造を指定するモード
情報を有し、該モード情報に従って論理的に分割される
ことを特徴とする並列プロセッサ。 - 【請求項６】請求項５に記載の並列プロセッサであっ
て、該各プロセッサから送出されるメッセージは、論理
的に分割されたスイッチ間で転送されることを特徴とす
る並列プロセッサ。 - 【請求項７】請求項４に記載の並列プロセッサであっ
て、該各プロセッサから送出されるメッセージは、論理
的に分割されたスイッチ間で転送されることを特徴とす
る並列プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003583A JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003583A JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209550A JPH03209550A (ja) | 1991-09-12 |
| JP2960454B2 true JP2960454B2 (ja) | 1999-10-06 |
Family
ID=11561475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003583A Expired - Fee Related JP2960454B2 (ja) | 1990-01-12 | 1990-01-12 | 並列プロセッサのプロセッサ間データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960454B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825773A (en) * | 1991-03-20 | 1998-10-20 | Hitachi, Ltd. | Switching system for transferring broadcast packet held in broadcast buffer received from input port to output ports according to the state of each output port |
| JP3679813B2 (ja) * | 1991-07-22 | 2005-08-03 | 株式会社日立製作所 | 並列計算機 |
| US5758053A (en) * | 1992-07-22 | 1998-05-26 | Hitachi, Ltd. | Fault handling and recovery for system having plural processors |
| JP2006260140A (ja) | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | データ処理システム |
-
1990
- 1990-01-12 JP JP2003583A patent/JP2960454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209550A (ja) | 1991-09-12 |
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