JPH03200332A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はストレスマイグレーションによる故障を防止で
きると共に、大電流容量を要する接続部における電流集
中を防止した半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a semiconductor integrated circuit that can prevent failures due to stress migration and also prevents current concentration in connection parts requiring large current capacity.
（ロ）従来の技術
従来より、集積回路の高集積化・高密度化が高められ、
デバイスの小型化が進むにつれて、相互接続のための配
線の幅が微細になっている。その一方で、電源ライン（
Ｖ ｏｏ 、 Ｖ ｓｓ ）は所要のｔ流容量を確保し
く電流密度を一定値以下に抑える）且つ抵抗分による電
圧降下を抑えるために信号ライン等よりは太い配線が要
求されていることも事実である。従って、製造プロセス
がサブミクロンルールに移行しようとも、数箇所には必
°ず前記太い配線が延在することになる。(b) Conventional technology Higher integration and higher density of integrated circuits have been achieved than in the past.
As devices become smaller, the width of wiring for interconnections becomes finer. On the other hand, the power line (
It is also true that wiring thicker than signal lines, etc. is required to ensure the required current capacity (V oo , V ss ) and to suppress the current density below a certain value) and to suppress voltage drop due to resistance. be. Therefore, even if the manufacturing process shifts to the submicron rule, the thick wiring will necessarily extend at several locations.
このような幅広の配線を要求するものとして第１に出力
バッファトランジスタがあげられる。第４図にその一例
を示す。同図において、（１）は出力バッファトランジ
スタ、（２）はソース電極、（３）はドしイン電極、（
４）は電源電圧（ＶＤＤ、 Ｖｓｓ）が印加された幅広
配線、（５）はソース電極（２）と幅広配線（４）とを
層間接続するためのスルーホールである。ＭＯＳトラン
ジスタは、ソース電極（２）とドレイン電極（３〉との
間にポリシリコン等から成るゲート電極と、ゲート電極
の両脇にソース・ドレイン領域を形成して構成され、前
記ゲート電極をジグザク状に延在させることでＭｏＳト
ランジスタの外部駆動能力を高め且つパターンサイズの
縮小を図っている。出力バッファトランジスタは、ＬＳ
Ｉの出力数に応じた数だけ形成される。The first example that requires such wide wiring is the output buffer transistor. An example is shown in FIG. In the figure, (1) is an output buffer transistor, (2) is a source electrode, (3) is a drain electrode, (
4) is a wide wiring to which a power supply voltage (VDD, Vss) is applied, and (5) is a through hole for interlayer connection between the source electrode (2) and the wide wiring (4). A MOS transistor is composed of a gate electrode made of polysilicon or the like between a source electrode (2) and a drain electrode (3), and source/drain regions formed on both sides of the gate electrode. By extending the MoS transistor in a shape, the external drive capability of the MoS transistor is increased and the pattern size is reduced.The output buffer transistor is
A number corresponding to the number of outputs of I is formed.
また、幅広配線（４）はそれだけの占有面積を要し同じ
線幅で延在されるから、集積度を高める為にその下に下
層配線（６）をクロスさせることが多い。Further, since the wide wiring (4) requires a corresponding area and is extended with the same line width, lower layer wiring (6) is often crossed under it in order to increase the degree of integration.
（ハ）発明が解決しようとする課題
しかしながら、前記幅広配線（４）は幅が広い分だけ熱
膨張差による大きなストレスを発生し、これが下層配線
（６〉に重畳されることによって下層配線（６）が十分
な強度を保つはずの線幅を有していてもストレスマイグ
レーションによる断線（７）を発生することが確認され
た。（例えば、特開昭６４−４５１４２号公報）前述し
たように幅広配線（４）の下部は集積度向上のために有
効利用したいので、ストレスによる破壊は大問題となる
。(c) Problems to be Solved by the Invention However, the wide wiring (4) generates a large stress due to the difference in thermal expansion due to its wide width, and this is superimposed on the lower layer wiring (6>). ) has a line width that is supposed to maintain sufficient strength, it has been confirmed that wire breakage (7) occurs due to stress migration. (For example, Japanese Patent Laid-Open No. 64-45142) Since it is desired to effectively utilize the lower part of the wiring (4) to improve the degree of integration, destruction due to stress becomes a serious problem.
斯る欠点を改善するため、先ず第５図に示すような形状
が試案された。即ち、幅広配線（４）にその延在方向と
平行に複数本のスリット（８）を設け、幅広配線（４）
を複数の細状配線（９）に分割することによってストレ
スを分散しようとするものである。In order to improve this drawback, a shape as shown in FIG. 5 was first proposed. That is, a plurality of slits (8) are provided in the wide wiring (4) in parallel to its extending direction, and the wide wiring (4)
The purpose is to distribute the stress by dividing the wire into a plurality of thin wires (9).
しかしながら、第５図の構成ではストレスマイグレーシ
ョンは解消できるものの、出力バッファトランジスタの
ように大きなコンタクト面積を要する部分ではスリット
（８）が存在するためにスルーホール（５）が設けられ
ない細状配線（９ａ）（９ｂ）は出力バッファトランジ
スタへの電流供給に寄与できなくなる。そのため部分的
に電流密度が増大し、新たにエレクトロマイグレーショ
ンによる破壊が発生する危惧がある。スルーホール（５
）の部分だけスリット（８）を除去すれば済むが、スル
ーホール（５）に近接して下層配ａ（６）を配置できな
くなる他、制限条件が増すので配線の設計自由度を損う
欠点があった。However, although the stress migration can be eliminated in the configuration shown in FIG. 5, in parts such as the output buffer transistor that require a large contact area, the thin wiring (5) is not provided due to the presence of slits (8). 9a) and (9b) can no longer contribute to the current supply to the output buffer transistor. Therefore, the current density increases in some areas, and there is a fear that damage due to electromigration may occur. Through hole (5
), but the lower layer wiring a (6) cannot be placed close to the through hole (5), and the restriction conditions increase, which impairs the degree of freedom in wiring design. was there.
（ニ）課題を解決するための手段
本発明は上記従来の課題を解決すべく成されたもので、
幅広配線（１４）に出力バッファトランジスタ（１１）
との接続部の幅（Ａ）よりは短いスリット（１６）をそ
の延在方向と平行に複数列設け、接続部に対して幅広配
線（１４）の延在方向と略直角方向の電流流入経路を多
数箇所に設けることにより、先ず第１に幅広配線（１４
）とクロスする下層配線（１９）のストレスマイグレー
ション破壊を防止し、第２に出力バッファトランジスタ
（１１）との接続部における電流集中を防止できる半導
体集積回路を提供するものである。(d) Means for solving the problems The present invention has been made to solve the above-mentioned conventional problems.
Output buffer transistor (11) on wide wiring (14)
A plurality of rows of slits (16) that are shorter than the width (A) of the connecting portion are provided in parallel to the extending direction of the slits, and a current inflow path is provided in a direction approximately perpendicular to the extending direction of the wide wiring (14) with respect to the connecting portion. First of all, by providing multiple wires at multiple locations, wide wiring (14
), and secondly, to provide a semiconductor integrated circuit which can prevent current concentration at the connection portion with the output buffer transistor (11).
（ホ）作用
本発明によれば、スリット（１６）を設けることによっ
て幅広配線（１４）が発生するストレスを分散できる。(E) Function According to the present invention, by providing the slit (16), stress generated by the wide wiring (14) can be dispersed.
その一方で、スリット（１６）の長さは出力バッファト
ランジスタ（１１）と幅広配線（１４）との接続部の長
さよりは短く抑えられているので、電流はスリット（１
６）が存在しない橋絡部分（１８）を通してどの位置か
らでもスルーホール（１５）に流れ込むことができる。On the other hand, since the length of the slit (16) is kept shorter than the length of the connection between the output buffer transistor (11) and the wide wiring (14), the current flows through the slit (16).
6) can flow into the through-hole (15) from any position through the bridging portion (18) where it is not present.
（へ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。(F) Example An example of the present invention will be described below in detail with reference to the drawings.
第１図において、（１１）は出力バッファトランジスタ
、り１２）はソース電極、（１３）はドレイン電極、＜
１４）は電源電圧（ＶＤＤ 、 Ｖｓｓ等）が印加され
た幅広配線、（１５）は幅広配線（１４）とソース電極
（１２）とを層間接続するためのスルーホールである。In FIG. 1, (11) is an output buffer transistor, 12) is a source electrode, (13) is a drain electrode,
14) is a wide wiring to which a power supply voltage (VDD, Vss, etc.) is applied, and (15) is a through hole for interlayer connection between the wide wiring (14) and the source electrode (12).
出力バッファトランジスタ（１１〉は、シリコン単結晶
基板上に絶縁膜（Ｓｉｎ、等）を介して配置したポリシ
リコンから成るゲート電極と、ゲート電極の両脇に拡散
形成したソース・ドレイン領域から成り、ソース電極（
１２）とドレイン電極（１３）は夫々前記ソース領域と
ドレイン領域にコンタクトする。そして、同図から明ら
かな如くゲート電極を蛇行させることによってゲート幅
を増大し外部駆動能力を向上すると共に占有面積の縮小
を図っている。出力バッファトランジスタ（１１）は出
力端子の分だけ設けられ、夫々のトランジスタのドレイ
ン電極（１３）は図示せぬ出力ボンディングパッドに接
続されている。ソース及びドレイン電極（１２）（１３
）はＡｌ又はＡＮ−５ｉの堆積とバターニングによって
形成され、と同時に内部の第１層目配線をも（図示せず
）形成する。The output buffer transistor (11) consists of a gate electrode made of polysilicon placed on a silicon single crystal substrate via an insulating film (Sin, etc.), and source/drain regions diffused on both sides of the gate electrode. Source electrode (
12) and a drain electrode (13) contact the source and drain regions, respectively. As is clear from the figure, by making the gate electrode meander, the gate width is increased, external drive capability is improved, and the occupied area is reduced. As many output buffer transistors (11) as there are output terminals are provided, and the drain electrode (13) of each transistor is connected to an output bonding pad (not shown). Source and drain electrodes (12) (13
) is formed by depositing Al or AN-5i and patterning, and at the same time, an internal first layer wiring (not shown) is also formed.
前記第１層目配線の上は減圧ＣＶＤ法等による層間絶縁
膜（Ｓｉｎ、 、 ＳｉＮ等）が覆い、幅広配線（１４
）はこの層間絶縁膜上を延在する。幅広配ｆｉ（１４）
もまた、Ａｌ又はＡＱ−５ｉの堆積とバターニングによ
って形成され、と同時に内部の第２層目配線をも（図示
せず）形成する。幅広配線（１４）の線幅は、全ての出
力バッファトランジスタ（１１）に電流供給を行うため
に他の第１層目や第２層目配線よりは幅広に形成され、
電流容量にもよるが約５０〜３００μの幅に形成される
。他は大体２〜３μ程度である。The first layer wiring is covered with an interlayer insulating film (Sin, SiN, etc.) formed by low pressure CVD, etc., and wide wiring (14
) extends on this interlayer insulating film. Wide fi (14)
is also formed by depositing Al or AQ-5i and patterning, and at the same time, an internal second layer wiring (not shown) is also formed. The wide wiring (14) is formed wider than other first-layer and second-layer wirings in order to supply current to all output buffer transistors (11).
It is formed to have a width of approximately 50 to 300 μm depending on the current capacity. Others are approximately 2 to 3μ.
幅広配線（１４）とソース電極＜１２）とは、層間絶縁
膜に開けられたコンタクトホール（１５）を介して層間
接続される。スルーホール（１５）は、出力バッファト
ランジスタ（１１）全体に均一な電流供給を行うために
ソース電極（１２〉がソース領域にコンタクトする領域
全部にわたって（図示Ａの領域）コンタクトする必要が
ある。そのため、スルーホール（１５）は幅広配線（１
４）の延在方向と同一方向に図示Ａの幅だけ本実施例で
は拡張されている。この他、小さなコンタクトホール（
１５）が図示Ａの範囲に′均等に一直線状に分散させた
形状も考えられる。The wide wiring (14) and the source electrode <12) are interlayer connected through a contact hole (15) made in the interlayer insulating film. The through hole (15) needs to be in contact with the entire region where the source electrode (12) contacts the source region (region A in the figure) in order to supply uniform current to the entire output buffer transistor (11). , the through hole (15) has a wide wiring (1
In this embodiment, the width is expanded in the same direction as the extending direction of 4) by the width of A shown in the drawing. In addition, small contact holes (
15) may be evenly distributed in a straight line in the range A shown in the figure.
幅広配線（１４〉に形成したスリット（１６）は、幅広
配線（１４）とソース電極（１２〉との接続部の幅（図
示Ａの範囲）に比べ十分に短い長さに分断されている。The slit (16) formed in the wide wiring (14>) is divided into lengths that are sufficiently shorter than the width of the connecting portion between the wide wiring (14) and the source electrode (12>) (range A in the figure).
短いスリット（１６）が−直線状に並び、その並びが幅
広配線（１４）と平行に複数並設されることで幅広配線
（１４）は複数本の細状配線（１７）に分離され、それ
らは橋絡部分（１８）、つまりスリット（１６）が無い
部分で互いに連結された形状となる。スリット（１６）
は細状配線（１７）に分断すれば済むので太くする必要
は無く、そのプロセスの最小線幅で一定幅（３〜５μ）
で形成すれば良い。スリット（１６〉のピッチに特に制
限は無いが、一定としておけばパターン設計が容易であ
る。A plurality of short slits (16) are lined up in a straight line, and the wide wiring (14) is separated into a plurality of thin wiring (17) by arranging them in parallel with the wide wiring (14). are connected to each other at the bridging portion (18), that is, the portion without the slit (16). Slit (16)
Since it is sufficient to divide it into thin wiring (17), there is no need to make it thick, and the minimum line width of the process is a constant width (3 to 5 μ).
It should be formed with Although there is no particular restriction on the pitch of the slits (16), pattern design is easy if the pitch is constant.
幅広配線（１４）は、全ての出力バッファトランジスタ
（１１）に対して共通接続されるので、その分だけチッ
プ上を延在（多くはチップの周辺部分）することになる
。幅広配線（１４）は大きな占有面積を有するので、出
力バッファトランジスタ（１１）とは別の位置で、面積
を有効利用するために下層配線（１９）をクロスさせる
ことが多い、下層配線（１９）はソース電極（１２）と
同じく第１層目配線でバターニングされた配線であり、
多くは信号伝達用に用いられる。Since the wide wiring (14) is commonly connected to all the output buffer transistors (11), it extends on the chip by that amount (mostly to the periphery of the chip). Since the wide wiring (14) occupies a large area, the lower wiring (19) is often crossed at a different position from the output buffer transistor (11) to make effective use of the area. is a patterned wiring in the first layer wiring like the source electrode (12),
Most are used for signal transmission.
斯る構成によれば、スリット（１６）を設けたことによ
って幅広配線（１４〉を幅の狭い細状配線（１７）に分
割したので、幅広配線（１４）が発生するストレスも個
々の細状配線（１７）ごとの発生に分割できる。According to this configuration, the wide wiring (14) is divided into narrow thin wiring (17) by providing the slit (16), so that the stress generated in the wide wiring (14) is reduced to each thin wiring (17). It can be divided into occurrences for each wiring (17).
線幅とストレスとは、線幅が増大するとストレスが加速
度的に増大するような関係にあるので、結局、細状配線
（１７〉が束になって下層配線（１９）に与えるストレ
スは、従来のスリット無しのものが加えるストレスより
もずっと小さくできる。従って、下層配線（１９）のス
トレスマイグレーションによる破断を防止できる。Line width and stress are in a relationship such that as the line width increases, the stress increases at an accelerated rate.In the end, the stress exerted on the lower layer wiring (19) by thin wires (17) bundled together is less than that of the conventional method. This can be much smaller than the stress applied by the one without slits.Therefore, breakage of the lower layer wiring (19) due to stress migration can be prevented.
尚、配線の線幅や厚み、および層間絶縁膜の厚みにもよ
るが、下層配線（１９）に対して幅広配線（１４）がお
おむね１０μ幅以上で重畳すると破断が生じ易くなるか
ら、細状配線（１７）の線幅がそれ以下の幅となるよう
にスリット（１６）を形成する。Although it depends on the line width and thickness of the wiring and the thickness of the interlayer insulating film, if the wide wiring (14) overlaps the lower layer wiring (19) with a width of approximately 10 μm or more, breakage is likely to occur. The slit (16) is formed so that the line width of the wiring (17) is less than that.
その一方で、各細状配線（１７）は橋絡部分（１８）で
相互接続されているので、電流（２０）は幅広配線（１
４）のどの位置からでも橋絡部分く１８）を介してスル
ーホール〈１５）に流れ込むことができる。つまり、橋
絡部分く１８）がスルーホール（１５）に対する電流流
入経路となるのである。また、スリット（１６）は接続
部の幅Ａに対して十分短くされているから、スルーホー
ル（１５）に対して前記橋絡部分く１８）から成る電流
流入経路が複数箇所に形成されることになる。従って各
細状配線（１７）間で電流（２０）が局部的に集中する
ことが無く、分散して電流密度を均一化できるので、エ
レクトロマイグレーションによる破壊を防止できる。ま
た、各出力バッファトランジスタ（１１）間で外部駆動
能力を均等にできる。On the other hand, since the thin wires (17) are interconnected at the bridge portion (18), the current (20) flows through the wide wires (1
4) can flow into the through hole <15) via the bridging section 18). In other words, the bridging portion 18) becomes a current flow path to the through hole (15). Furthermore, since the slit (16) is sufficiently short compared to the width A of the connecting portion, current inflow paths consisting of the bridging portion (18) are formed at multiple locations with respect to the through hole (15). become. Therefore, the current (20) is not locally concentrated between the thin wires (17), and can be dispersed to make the current density uniform, thereby preventing destruction due to electromigration. Furthermore, the external drive capability can be made equal among the output buffer transistors (11).
第２図は本発明の第２の実施例を示す。先の実施例では
スリット（１６）が横一列に並べられているのに対し、
本実施例では互い違いにしたものである。この時、図面
から明らかなように電流（２０）の方向（ポンディング
パッドとの位置関係で決まる）に対して橋絡部分（１８
）が斜めに連続するように互い違いにすると、スルーホ
ール（１５）に対する電流（２０〉の向きに無理が無く
スムーズに流せる。FIG. 2 shows a second embodiment of the invention. In the previous embodiment, the slits (16) were arranged in a row horizontally, whereas
In this embodiment, they are alternated. At this time, as is clear from the drawing, the direction of the current (20) (determined by the positional relationship with the bonding pad) is
) are alternated so that they are continuous diagonally, so that the current (20>) can flow smoothly in the direction of the through hole (15) without forcing it.
互い違いにしたことによって橋絡部分く１８）が斜めに
連続するので、第３図のように出力バッファトランジス
タ（１１）とは別の位置で幅広配線（１４）と直交する
下層配線（１９）は、略１個又は２個程度の橋絡部分（
１８）としか重ならず、この関係は幅広配線（１４）の
どの位置でも共通するので、設計自由度を更に向上でき
る。先の実施例では、橋絡部分（１８）が連続する位置
には下層配線（１９）を直交させることができない。By alternating them, the bridging portions 18) continue diagonally, so that the lower layer wiring (19) that crosses the wide wiring (14) at a different position from the output buffer transistor (11) as shown in Fig. 3. , about 1 or 2 bridging parts (
18), and this relationship is common at any position of the wide wiring (14), so the degree of freedom in design can be further improved. In the previous embodiment, the lower layer wiring (19) cannot be perpendicular to the position where the bridging portion (18) is continuous.
（ト）発明の効果
以上に説明した通り、本発明によれば幅広配線＜１４）
にスリット（１６）を設けることにより、下層配線（１
９）に与えるストレスを軽減できるので、下層配線（１
９）のストレスマイグレーション故障を防止できる利点
を有する。(g) Effects of the invention As explained above, according to the invention, wide wiring <14)
By providing a slit (16) in the lower layer wiring (1
9), the stress on the lower layer wiring (1) can be reduced.
This has the advantage of preventing the stress migration failure described in 9).
また、スリット（１６）の長さを短くして橋絡部分く１
８）を設けることにより、出力バッファトランジスタ（
１１）との接続部に対して電流流入経路を多数箇所に形
成できるので、電流（２０）を分散し電流密度を均一に
できる。均一化できるので、エレクトロマイグレーショ
ンによる故障を防止し、各出力バッファトランジスタ（
１１）の駆動能力を均一化できる利点を有する。Also, the length of the slit (16) can be shortened to reduce the bridge portion.
8), the output buffer transistor (
Since current inflow paths can be formed at multiple locations with respect to the connection portion with 11), the current (20) can be dispersed and the current density can be made uniform. Because it can be made uniform, failures due to electromigration can be prevented and each output buffer transistor (
11) It has the advantage that the driving ability can be made uniform.
さらに、ストレスマイグレーション及びエレクトロマイ
グレーションに対する制限を解消できるので、配線の設
計自由度を大幅に向上できる利点をも有する。Furthermore, since restrictions on stress migration and electromigration can be eliminated, there is also the advantage that the degree of freedom in wiring design can be greatly improved.
第１図〜第３図は本発明を説明する為の平面図、第４図
と第５図は従来例を説明する為の平面図である。
第１図1 to 3 are plan views for explaining the present invention, and FIGS. 4 and 5 are plan views for explaining a conventional example. Figure 1
Claims (3)
らの電流供給を受ける素子部と、前記幅広配線の延在方
向と同一方向にある一定の長さを有する前記幅広配線と
前記素子部との接続部と、前記接続部とは別の位置で前
記幅広配線とクロスされる下層配線とを具備する半導体
集積回路において、 前記幅広配線に前記接続部の長さに対して十分小さい長
さのスリットを前記幅広配線の延在方向と平行に一直線
状に設け且つ複数本並設し、前記接続部に対する前記幅
広配線の延在方向と略直角方向の電流流入経路を多数箇
所に設けたことを特徴とする半導体集積回路。(1) A wide wiring that supplies a power supply voltage, an element section that receives current supply from the wide wiring, and the wide wiring that has a certain length in the same direction as the extending direction of the wide wiring and the element section. In a semiconductor integrated circuit, the wide wiring has a length that is sufficiently smaller than the length of the connection part. A plurality of slits are provided in a straight line parallel to the extending direction of the wide wiring, and a plurality of slits are arranged in parallel, and current inflow paths are provided at many locations in a direction substantially perpendicular to the extending direction of the wide wiring to the connection portion. A semiconductor integrated circuit characterized by:
とを特徴とする請求項第１項に記載の半導体集積回路。(2) The semiconductor integrated circuit according to claim 1, wherein the element section is an output buffer transistor.
ることを特徴とする請求項第１項に記載の半導体集積回
路。(3) The semiconductor integrated circuit according to claim 1, wherein the wide wiring and the lower layer wiring are made of aluminum material.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341210A JPH0758710B2 (en) | 1989-12-27 | 1989-12-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341210A JPH0758710B2 (en) | 1989-12-27 | 1989-12-27 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03200332A true JPH03200332A (en) | 1991-09-02 |
| JPH0758710B2 JPH0758710B2 (en) | 1995-06-21 |
Family
ID=18344234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341210A Expired - Lifetime JPH0758710B2 (en) | 1989-12-27 | 1989-12-27 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758710B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828223B2 (en) * | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
-
1989
- 1989-12-27 JP JP1341210A patent/JPH0758710B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828223B2 (en) * | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
| US7154182B2 (en) | 2001-12-14 | 2006-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Localized slots for stress relieve in copper |
| US7407835B2 (en) | 2001-12-14 | 2008-08-05 | Taiwan Semiconductor Manufacturing Company | Localized slots for stress relieve in copper |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758710B2 (en) | 1995-06-21 |
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