JPH03196575A - Hetero junction static induction transistor and manufacture thereof - Google Patents
Hetero junction static induction transistor and manufacture thereofInfo
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、静電誘導トランジスタにおいて、低抵抗でか
つナローバンドギャップのゲート層と、低抵抗でかつワ
イドバンドギャップのソース層とを備えた高耐圧、高電
流利得、高速動作可能で、特にノーマリオフタイプのヘ
テロ接合静電誘導トランジスタ及びその製造方法に関す
るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a static induction transistor having a high resistance, low resistance and narrow bandgap gate layer, and a low resistance and wide bandgap source layer. The present invention relates to a normally-off type heterojunction static induction transistor capable of withstand voltage, high current gain, and high-speed operation, and a method for manufacturing the same.
ノーマリオフ型の静電誘導トランジスタ（以下これをＳ
ＩＴと略称する）は、ゲート電圧がゼロでピンチオフさ
れ、電流が流れず、ゲートバイアスを順方向に印加して
いくにつれて、チャンネル部分の空乏層が減少し、電位
障壁が下がってソース領域からドレイン領域に電流が流
れる。Normally-off type static induction transistor (hereinafter referred to as S)
(abbreviated as IT) is pinched off when the gate voltage is zero, no current flows, and as the gate bias is applied in the forward direction, the depletion layer in the channel region decreases, the potential barrier lowers, and the current flows from the source region to the drain. A current flows through the area.
このため正孔と電子の両方が運び手となるバイポーラト
ランジスタに比べて低消費電力化が可能となり、また少
数キャリアの注入も少なく高速動作も可能であり、すぐ
れたＰ−Ｄ積を有している。This makes it possible to reduce power consumption compared to bipolar transistors, which transport both holes and electrons, and also enables high-speed operation with less injection of minority carriers, and has an excellent P-D product. There is.
第６図、第７図は従来のＮチャネル型のＳＩＴの構造を
示すもので、第６図はピンチオフ状態、第７図はオン状
態である。FIGS. 6 and 7 show the structure of a conventional N-channel type SIT, with FIG. 6 showing the pinch-off state and FIG. 7 showing the on-state.
図中１はゲート電極、２はソース電極、３は５ｉ０２層
、４はゲート、５は空乏層、６ａはｎ−エピタキシャル
層、６ｂはｎ“シリコンウェハ、７はドレイン電極であ
る。また８はソースである。In the figure, 1 is a gate electrode, 2 is a source electrode, 3 is a 5i02 layer, 4 is a gate, 5 is a depletion layer, 6a is an n-epitaxial layer, 6b is an n'' silicon wafer, and 7 is a drain electrode. It's the source.
上記従来のＳＩＴにあっては、ゲート４に順方向電圧を
印加するため、わずかではあるがチャネル領域に正孔が
注入される。このため、ゲート電圧をゼロにもどして再
度ピンチオフしようとした場合、電位障壁の上昇を阻害
する。In the conventional SIT described above, since a forward voltage is applied to the gate 4, holes are injected into the channel region, albeit in a small amount. Therefore, when an attempt is made to return the gate voltage to zero and pinch off again, the rise in the potential barrier is inhibited.
しかも一般にＳＩＴではチャネル領域の電子濃度が低く
、正孔の寿命が長いため、高速動作が妨げられる。Moreover, in general, in SIT, the electron concentration in the channel region is low and the lifetime of holes is long, which hinders high-speed operation.
また第６図、第７図に示すように、Ｐ型とｎ型の高濃度
領域が近接、もしくはオーバラップしているため、ゲー
トソース問答Ｑ Ｃｇ ｓが大きく、これも高速動作を
妨げる原因となっており、また耐圧も低い。In addition, as shown in Figures 6 and 7, since the P-type and n-type high concentration regions are close to each other or overlap, the gate-source QCg s is large, which is also a cause of hindering high-speed operation. It also has low withstand voltage.
さらに第６図、第７図に示すような構成ではゲート領域
はソース領域よりも深く形成しなければならず、微細化
上にも限界があり、これも高速動作を妨げていた。Furthermore, in the configurations shown in FIGS. 6 and 7, the gate region must be formed deeper than the source region, which limits miniaturization, which also impedes high-speed operation.
本発明は上記のことにかんがみなされたもので、チャネ
ル領域にわずかに注入される少数キャリアの量をさらに
少な（すると共にＣｇｓを小さくし、また微細化可能な
構造にすることにより、より高速動作を得ることができ
ると共に、高耐圧化することができるヘテロ接合静電誘
導トランジスタ及びその製造方法を提供することを目的
とするものである。The present invention has been developed in view of the above-mentioned problems, and has been developed to further reduce the amount of minority carriers slightly injected into the channel region (as well as to reduce Cgs, and to achieve higher speed operation by creating a structure that can be miniaturized). It is an object of the present invention to provide a heterojunction static induction transistor that can obtain high breakdown voltage and a method for manufacturing the same.
上記目的を達成するために、本発明に係るヘテロ接合静
電誘導トランジスタは、第１種半導体からなるソース領
域と、上記第１種半導体よりもバンドギャップの狭い第
２種半導体からなり、かつ上記ソース領域とｐｎ接合を
形成するゲート領域と、上記第１種半導体または第２種
半導体からなり上記ゲート領域とｐｎ接合を形成するド
レイン領域を有してなるヘテロ接合静電誘導トランジス
タにおいて、上記ゲート領域は、不純物濃度がＩ Ｘ
１０１８ｃｍ−３〜固溶限である半導体層であると共に
、上記ソース領域は、ワイドバンドギャップの水素化ク
リスタルシリコン層から構成されている。In order to achieve the above object, a heterojunction static induction transistor according to the present invention comprises a source region made of a first type semiconductor, a second type semiconductor having a narrower bandgap than the first type semiconductor, and the above A heterojunction static induction transistor comprising a gate region forming a pn junction with the source region, and a drain region made of the first type semiconductor or the second type semiconductor and forming a pn junction with the gate region. The region has an impurity concentration of I
The source region is a semiconductor layer having a solid solubility limit of 10<18 >cm<-3> and is composed of a wide bandgap hydrogenated crystal silicon layer.
またソース領域のワイドバンドギャップ層を、水素化ク
リスタルシリコン化合物としてもよく、またこれを弗素
化クリスタルシリコン化合物、水素化アモルファスシリ
コン、さらにＣＶＤ法にて堆積可能なバンドギャップが
単結晶Ｓｉより大なる物質であってもよい。Further, the wide band gap layer in the source region may be made of a hydrogenated crystal silicon compound, or may be made of a fluorinated crystal silicon compound, a hydrogenated amorphous silicon, or a material with a band gap larger than that of single crystal silicon that can be deposited by CVD. It may be a substance.
また上記ヘテロ接合静電誘導トランジスタの製造方法は
、ゲート領域の形成工程が、第１種半導体または第２種
半導体からなる基板表面に不純物を導入し、選択的にレ
ーザ照射を行なうレーザドピング工程からなるようにし
たものである。Further, in the method for manufacturing the heterojunction static induction transistor, the step of forming the gate region includes a laser doping step of introducing impurities into the surface of the substrate made of the first type semiconductor or the second type semiconductor and selectively irradiating the substrate with laser. This is how it was done.
また、上記ソース領域の形成工程が、ＣＶＤ法によりワ
イドバンドギャップの水素化マイクロクリスタルシリコ
ン層を形成する工程とじてもよい。Further, the step of forming the source region may be completed with the step of forming a wide bandgap hydrogenated microcrystalline silicon layer by a CVD method.
上記構成のヘテロ接合静電誘導トランジスタはゲート抵
抗を増大させることなくその深さが浅く形成され、この
ことにより、ゲート抵抗による遅れがなく、またチャネ
ル長が短くなる分だけ高速動作が可能になる。The heterojunction static induction transistor with the above structure is formed to have a shallow depth without increasing gate resistance, and as a result, there is no delay due to gate resistance, and high-speed operation is possible due to the shortened channel length. .
またゲート領域がバンドギャップナローイングをおこす
と共に、ソース領域がワイドギャップであり、これによ
りチャネル部、ゲート−ソース対向部のいずれに対して
も少数キャリアの注入に対する電位障壁が生ずるので、
その注入が抑制され、高速動作に寄与する。またゲート
−ソース間電流が減少するので、電流増幅率が増大する
。In addition, the gate region causes bandgap narrowing, and the source region has a wide gap, which creates a potential barrier to minority carrier injection in both the channel region and the gate-source opposing region.
The injection is suppressed, contributing to high-speed operation. Furthermore, since the gate-source current decreases, the current amplification factor increases.
ソースが積層膜で形成されるので、ゲートとの対向面積
が小さくなってＣｇｓが減少し高速動作に寄与する。ま
たソース濃度の自由度が増大し、ゲート−ソース間耐圧
を向上できる。Since the source is formed of a laminated film, the area facing the gate is reduced, Cgs is reduced, and this contributes to high-speed operation. Furthermore, the degree of freedom in source concentration is increased, and the breakdown voltage between the gate and source can be improved.
またＣＶＤ法は低温プロセスであるので、再拡散による
構造変化が極めて小さく、素子の微細化が可能である。Furthermore, since the CVD method is a low-temperature process, structural changes due to re-diffusion are extremely small, and devices can be miniaturized.
これにより寄生容量が低減されて高速動作が可能となる
。This reduces parasitic capacitance and enables high-speed operation.
本発明の実施例を第１図から第５図に基づいて説明する
。Embodiments of the present invention will be described based on FIGS. 1 to 5.
第１図は本発明に係るヘテロ接合静電誘導トランジスタ
（以下ＨＪ″ＳＩＴと略称する）の一実施例の断面図を
示す。FIG. 1 shows a sectional view of an embodiment of a heterojunction static induction transistor (hereinafter abbreviated as HJ''SIT) according to the present invention.
なお、この実施例において、第６図、第７図に示した従
来例と同一部材は同一符号をつけて説明する。In this embodiment, the same members as those in the conventional example shown in FIGS. 6 and 7 will be described with the same reference numerals.
二〇ＨＪＳＩＴは、ドレイン領域としてのｎ“型シリコ
ンウェハ６ａと該ｎ゛シリコンウエハ表面に形成された
ｎ−エピタキシャル層６ｂと、該ｎ−エピタキシャル層
６ｂの表面に形成されたゲートオーミック領域としての
ｐ＋領域４とこのｐ゛領域４に隣接して形成された極く
浅い活性ゲートとしてのｐ“領域４０と、該浅い対向す
るｐ＋領域４０の間の上方の領域に形成されたソース領
域としてのｎ＋型μＣ−５ｉ：Ｈ層５０とから構成され
、該ｎ＋シリコンウェハ６ｂ表面にはドレイン電極７、
該ｐ＋領域４上にはゲート電極１、該ｎ＋型μｃ−５ｉ
：Ｈ層５０上にはソース電極２が配設されている。20HJSIT consists of an n" type silicon wafer 6a as a drain region, an n-epitaxial layer 6b formed on the surface of the n" silicon wafer, and a gate ohmic region formed on the surface of the n-epitaxial layer 6b. A p+ region 4, a p" region 40 formed adjacent to the p" region 4 as an extremely shallow active gate, and a source region formed in an upper region between the shallow opposing p+ regions 40. n+ type μC-5i:H layer 50, and a drain electrode 7, on the surface of the n+ silicon wafer 6b.
The gate electrode 1 is on the p+ region 4, and the n+ type μc-5i
:The source electrode 2 is arranged on the H layer 50.
このＨＪＳＩＴでは、このようにｎ＋シリコンウェハ６
ａがドレイン、ｐ＋領域４及び極く浅いｐ＋領域４０が
ゲート、ｎ＋型μｃ−３ｔ：Ｈ層５０がソースとなって
いる。In this HJSIT, n+ silicon wafer 6
a is the drain, the p+ region 4 and the very shallow p+ region 40 are the gate, and the n+ type μc-3t:H layer 50 is the source.
次に、このＨＪＳＩＴの製造方法について説明する。Next, a method for manufacturing this HJSIT will be explained.
第２図（ａ）乃至第２図（ｆ）は、本発明のＨＪＳＩＴ
の製造工程の第１実施例を示す。FIGS. 2(a) to 2(f) show the HJSIT of the present invention.
A first example of the manufacturing process will be shown.
まず、第２図（ａ）に示すように、０，０２Ω・印程度
のｎ＋シリコンウェハ６ａ表面に不純物濃度１０′３〜
１０１６ｃｌＴ＋−１３のｎ−エピタキシャル層６ｂを
３μｍ積層する。First, as shown in FIG. 2(a), impurity concentration 10'3 to
An n- epitaxial layer 6b of 1016clT+-13 is laminated to a thickness of 3 μm.
次いで、第２図（ｂ）に示すように、該ｎエピタキシャ
ル層６ｂ上に、熱酸化法により酸化シリコン膜９を０．
５μｍの厚さで形成し、この後、フォトリソ法でｐ＋領
域形成のための拡故意Ｗｌ形成する。そして熱拡散法に
より、この拡散窓Ｗ１を介してほう素（Ｂ）を拡散し、
表面濃度が１． ＯＸ １０２０ｃｍ−’のｐ°領域
４を形成する。Next, as shown in FIG. 2(b), a silicon oxide film 9 is formed on the n epitaxial layer 6b by a thermal oxidation method.
It is formed to have a thickness of 5 μm, and then an enlarged area Wl for forming a p+ region is formed by photolithography. Then, by thermal diffusion method, boron (B) is diffused through this diffusion window W1,
The surface concentration is 1. A p° region 4 of OX 1020 cm-' is formed.
さらに、第２図（Ｃ）に示すように、該酸化シリコン膜
９に対し、フォトリソ法により活性ゲート層形成のため
の窓Ｗ２を形成する。そして、窓開けを行なったこの基
板をレーザ照射装置内に設置し、Ｂ２Ｈ６ガス雰囲気中
で窓開は部分にレーザ光１０６を照射する。Furthermore, as shown in FIG. 2C, a window W2 for forming an active gate layer is formed in the silicon oxide film 9 by photolithography. Then, this substrate with the window opened is placed in a laser irradiation device, and the part where the window is opened is irradiated with laser light 106 in a B2H6 gas atmosphere.
このレーザ照射装置は、第３図に示すように、照射室本
体１０１と、この照射室内にガスを導入排気したりする
ための配管１０２と、レーザ光導入用の石英窓１０３と
、レーザ発振器１０４とからなり、照射室内に設置され
た試料１０５の表面に選択的にレーザ光１０６照射を行
うものである。As shown in FIG. 3, this laser irradiation device includes an irradiation chamber body 101, a pipe 102 for introducing and exhausting gas into the irradiation chamber, a quartz window 103 for introducing laser light, and a laser oscillator 104. The laser beam 106 selectively irradiates the surface of the sample 105 placed in the irradiation chamber.
ここでは、配管１０２を介して、５％に水素希釈された
８２Ｈ６ガスを導入し、照射室本体１０１内を５０ Ｔ
ｏｒｒのＢ２Ｈ６雰囲気とした後、前記窓Ｗ２の形成さ
れた基板表面に、キセノンクロライドエキシマレーザ（
波長３０８ ｎｍ）を発振源とするＩＪ／ｃｔＩ＋２の
レーザ光１０６を１０シヨツト照射して、活性ゲート層
領域に、Ｂを拡散し、極く浅いｐ１領域４０を形成する
。このとき、極く浅いｐ＋領域４０の深さすなわち拡散
深さは０．１μｍ、表面濃度１０２°Ｃｍ −’ シ
ート抵抗は２０Ω／Ｄであった。Here, 82H6 gas diluted with hydrogen to 5% is introduced through the pipe 102, and the inside of the irradiation chamber main body 101 is heated at 50 T.
After creating a B2H6 atmosphere of orr, a xenon chloride excimer laser (
Ten shots of IJ/ctI+2 laser light 106 having a wavelength of 308 nm as an oscillation source are irradiated to diffuse B into the active gate layer region to form an extremely shallow p1 region 40. At this time, the depth of the extremely shallow p+ region 40, that is, the diffusion depth, was 0.1 μm, the surface concentration was 102°Cm −′, and the sheet resistance was 20Ω/D.
この後さらに、第２図（ｄ）に示すように、ＣＶＤ法に
より酸化シリコン膜１０を基板全面に厚さ０．３μｍ堆
積した後、フォトリソ法でチャネル領域となるべきＳｉ
表面を露出させる窓Ｗ３を形成する。しかる後にＣＶＤ
法を用いてＳｉＨ４あるいはＳｉ２Ｈ６ガス、とＰＨ３
ガスとを原料として、ガス圧Ｉ Ｔｏｏｒ、基板温度２
５０℃で０．１Ω印のｎ＋型μｃ−３ｉ：Ｈ層５０′を
０．３μｍ積層する。Thereafter, as shown in FIG. 2(d), a silicon oxide film 10 is deposited to a thickness of 0.3 μm over the entire surface of the substrate by CVD, and then a silicon oxide film 10, which is to become a channel region, is deposited by photolithography.
A window W3 is formed to expose the surface. After that, CVD
using SiH4 or Si2H6 gas, and PH3
Gas is used as raw material, gas pressure IToor, substrate temperature 2
An n+ type μc-3i:H layer 50' having a 0.1Ω mark is laminated to a thickness of 0.3 μm at 50°C.
そして第２図（ｅ）に示すように、ドライまたはウェッ
トエツチング法で該ｎ＋型μｃ−３ｉ：Ｈ層５０′を選
択的にエツチングし、活性ゲート層の中間部上方のみに
ｎ＋型μｃ−３ｉ：８層５０を形成する。Then, as shown in FIG. 2(e), the n+ type μc-3i:H layer 50' is selectively etched by a dry or wet etching method, and the n+ type μc-3i is etched only above the middle part of the active gate layer. : Form 8 layers 50.
最後に、第２図（ｆ）に示すように、Ａｌ１等の金属を
蒸着し、フォトリソ法によりバターニングして、ドレイ
ン電極７とゲート電極１とソース電極２とを形成するこ
とによりＨＪＳＩＴが完成する。Finally, as shown in FIG. 2(f), HJSIT is completed by depositing a metal such as Al1 and patterning it by photolithography to form the drain electrode 7, gate electrode 1, and source electrode 2. do.
なお、極めて浅いｐ＋領域４０を形成する際のレーザド
ーピング工程については、レーザ照射前にＢ２Ｈ６ガス
を除去するようにしてもよい。Note that in the laser doping step when forming the extremely shallow p+ region 40, the B2H6 gas may be removed before laser irradiation.
このようにして、高濃度でナローバンドギャップで極く
浅い活性ゲート層と、ワイドバンドギャップのソース層
を有するＨＪＳＩＴが形成される。In this way, an HJSIT having a highly doped, narrow bandgap and very shallow active gate layer and a wide bandgap source layer is formed.
なお上記構成において、第４図に示すように、ソース領
域としてのｎ＋型μｃ−５ｉ：８層５０は、活性ゲート
領域としてのｐ“領域４の一部あるいは全部とオーバラ
ップしてもよい。In the above structure, as shown in FIG. 4, the n+ type μc-5i:8 layer 50 serving as the source region may partially or entirely overlap the p'' region 4 serving as the active gate region.
また、第５図に示すように、チャネル領域（ｎ−エピタ
キシャル層６ｂ）の下部にｎ＋の埋込み層６ａ′があっ
てもよい。Further, as shown in FIG. 5, an n+ buried layer 6a' may be provided under the channel region (n- epitaxial layer 6b).
さらにゲートオーミック領域をなくし、活性ゲート層を
ゲートオーミック層と兼用してもよい。Furthermore, the gate ohmic region may be eliminated and the active gate layer may also serve as the gate ohmic layer.
上記実施例ではワイドバンドギャップ層としては水素化
マイクロクリスタルシリコンを用いたが、その他の材料
として、水素化マイクロクリスタルシリコンカーバイド
、水素化マ・ｒクロクリスタルシリコンナイトライド等
の水素化マイクロクリスタルシリコン化合物であればよ
い。In the above example, hydrogenated microcrystalline silicon was used as the wide bandgap layer, but other materials may include hydrogenated microcrystalline silicon compounds such as hydrogenated microcrystalline silicon carbide and hydrogenated macrocrystalline silicon nitride. That's fine.
また水素のかわりに弗素を用いた弗素化マイクロクリス
タルシリコン化合物でもよい。さらにマイクロクリスタ
ル化（微結晶化）せずにアモルファス状態、例えば水素
化アモルファスシリコンでもよい。その他ＣＶＤ法にて
堆積可能なバンドギャップが単結晶Ｓｉより大なる物質
ならよい。Alternatively, a fluorinated microcrystalline silicon compound using fluorine instead of hydrogen may be used. Furthermore, it may be in an amorphous state, for example, hydrogenated amorphous silicon, without being microcrystalized. Other materials that can be deposited by CVD and have a larger band gap than single crystal Si may be used.
上記レーザドーピング法はガス導入に限らず、不純物を
含有する膜を堆積後レーザ照射してもよい。また活性ゲ
ート層形成法にあっては、レーザドーピングに限らず、
従来から用いられている熱拡散、イオン注入、プラズマ
ドープ等、レーザドープと同等の高濃度、浅い接合形成
可能な方法ならよい。The laser doping method described above is not limited to introducing a gas, and may also include laser irradiation after depositing a film containing impurities. In addition, the active gate layer formation method is not limited to laser doping.
Any method that can form a shallow junction at a high concentration equivalent to laser doping may be used, such as conventionally used thermal diffusion, ion implantation, or plasma doping.
本発明によるヘテロ接合静電誘導トランジスタは、ゲー
トを高濃度（不純物濃度がＩ Ｘ １０１１０ｌ８３〜
固溶限）ナローギャップで、かつ極く浅く形成されると
共に、ソース層がワイドバンドギャップのマイクロクリ
スタルシリコンで構成されているので、高耐圧で高速動
作が可能となり、電流増幅率の高いヘテロ接合静電誘導
トランジスタを得ることができる。The heterojunction static induction transistor according to the present invention has a gate with a high impurity concentration (I x 10110l83~
Since the source layer is made of wide bandgap microcrystalline silicon, it is possible to operate at high speed with high withstand voltage, making it possible to create a heterojunction with a high current amplification factor. A static induction transistor can be obtained.
また本発明に係る製造方法によれば、ゲート領域を形成
するにあたって、レーザドーピング法を用いるようにし
ているため、浅く高濃度の不純物濃度を有する低抵抗の
ゲート層を形成することができる。またソース層の形成
に、低温プロセスであるＣＶＤ法でμｃ−３ｔ：Ｈ層を
形成する方法を導入しているので、レーザドーピングに
より浅く形成されたベース領域をそのまま良好に維持す
ることができ、上述のような利点を有するヘテロ接合静
電誘導トランジスタを得ることができる。Further, according to the manufacturing method of the present invention, since a laser doping method is used to form the gate region, a shallow gate layer having a high impurity concentration and low resistance can be formed. In addition, we have introduced a method of forming the μc-3t:H layer using the CVD method, which is a low-temperature process, to form the source layer, so the base region formed shallowly by laser doping can be maintained in good condition. A heterojunction static induction transistor having the advantages described above can be obtained.
第１図から第２図は本発明の実施例を概略的に示すもの
で、第１図は断面図、第２図（ａ）〜（ｆ）は製造工程
図、第３図はレーザ照射装置の構成説明図、第４図、第
５図は本発明の他の実施例を示す断面図である。第６図
、第７図は従来例を示す断面図である。
１はゲート電極、２はソース電極、３は５ｉ０２層、４
はゲート、５は空乏層、６ａはｎ＋シリコンウェハ、６
ｂはｎ−エピタキシャル層、７はドレイン電極、４０は
ｐ＋領領域５０はｎ型μｃ−３ｉ：Ｈ層。
第
図
第
６
図
第
図1 to 2 schematically show an embodiment of the present invention, in which FIG. 1 is a sectional view, FIGS. 2(a) to 2(f) are manufacturing process diagrams, and FIG. 3 is a laser irradiation device. FIGS. 4 and 5 are cross-sectional views showing other embodiments of the present invention. FIGS. 6 and 7 are cross-sectional views showing conventional examples. 1 is a gate electrode, 2 is a source electrode, 3 is a 5i02 layer, 4
is a gate, 5 is a depletion layer, 6a is an n+ silicon wafer, 6
b is an n-epitaxial layer, 7 is a drain electrode, and 40 is a p+ region 50 is an n-type μc-3i:H layer. Figure 6 Figure 6
Claims (1)
半導体よりもバンドギャップの狭い第２種半導体からな
り、かつ上記ソース領域とｐｎ接合を形成するゲート領
域と、上記第１種半導体または第２種半導体からなり上
記ゲート領域とｐｎ接合を形成するドレイン領域を有し
てなるヘテロ接合静電誘導トランジスタにおいて、上記
ゲート領域は、不純物濃度が１×１０＾１＾８ｃｍ＾−
＾３〜固溶限である半導体層であると共に、上記ソース
領域は、ワイドバンドギャップの水素化マイクロクリス
タルシリコン層から構成されていることを特徴とするヘ
テロ接合静電誘導トランジスタ。 （２）ソース領域のワイドバンドギャップ層を、水素化
マイクロクリスタルシリコン化合物としたことを特徴と
する請求項（１）記載のヘテロ接合静電誘導トランジス
タ。 （２）ソース領域のワイドバンドギャップ層を、弗素化
マイクロクリスタルシリコン化合物としたことを特徴と
する請求項（１）記載のヘテロ接合静電誘導トランジス
タ。 （４）ソース領域のワイドバンドギャップ層を、水素化
アモルファスシリコンとしたことを特徴とする請求項（
１）記載のヘテロ接合静電誘導トランジスタ。 （５）ソース領域のワイドバンドギャップ層を、ＣＶＤ
法にて堆積可能なバンドギャップが単結晶Ｓｉより大な
る物質としたことを特徴とする請求項（１）記載のヘテ
ロ接合静電誘導トランジスタ。 （６）第１種半導体からなるソース領域と、上記第１種
半導体よりもバンドギャップの狭い第２種半導体からな
り、かつ上記ソース領域とｐｎ接合を形成するゲート領
域と、上記第１種半導体または第２種半導体からなり上
記ゲート領域とｐｎ接合を形成するドレイン領域を有し
てなるヘテロ接合静電誘導トランジスタの製造方法にお
いて、 上記ゲート領域の形成工程が、第１種半導体または第２
種半導体からなる基板表面に不純物を導入し、選択的に
レーザ照射を行なうレーザドーピング工程からなること
を特徴とするヘテロ接合静電誘導トランジスタの製造方
法。 （７）上記ソース領域の形成工程が、ＣＶＤ法によりワ
イドギャップの水素化マイクロクリスタルシリコン層を
形成する工程であることを特徴とする請求項（６）記載
のヘテロ接合静電誘導トランジスタの製造方法。[Scope of Claims] (1) A source region made of a first type semiconductor, and a gate region made of a second type semiconductor with a narrower bandgap than the first type semiconductor and forming a pn junction with the source region. , in a heterojunction static induction transistor comprising a drain region made of the first type semiconductor or the second type semiconductor and forming a pn junction with the gate region, the gate region has an impurity concentration of 1×10^1. ^8cm^-
^3 ~ A heterojunction static induction transistor characterized in that it is a semiconductor layer with a solid solubility limit, and the source region is composed of a hydrogenated microcrystalline silicon layer with a wide bandgap. (2) The heterojunction static induction transistor according to claim (1), wherein the wide bandgap layer in the source region is made of a hydrogenated microcrystalline silicon compound. (2) The heterojunction static induction transistor according to claim (1), wherein the wide bandgap layer in the source region is made of a fluorinated microcrystalline silicon compound. (4) Claim (4) characterized in that the wide bandgap layer in the source region is made of hydrogenated amorphous silicon.
1) The heterojunction static induction transistor according to. (5) The wide bandgap layer in the source region is formed by CVD.
2. The heterojunction static induction transistor according to claim 1, wherein the material is a material having a band gap larger than that of single-crystal Si, which can be deposited by a method of depositing the material. (6) a source region made of a first type semiconductor, a gate region made of a second type semiconductor with a narrower band gap than the first type semiconductor and forming a pn junction with the source region, and the first type semiconductor Alternatively, in the method for manufacturing a heterojunction static induction transistor comprising a drain region made of a second type semiconductor and forming a pn junction with the gate region, the step of forming the gate region is performed using a first type semiconductor or a second type semiconductor.
A method for manufacturing a heterojunction static induction transistor, comprising a laser doping step of introducing impurities into the surface of a substrate made of a seed semiconductor and selectively irradiating it with a laser. (7) The method for manufacturing a heterojunction static induction transistor according to claim (6), wherein the step of forming the source region is a step of forming a wide-gap hydrogenated microcrystalline silicon layer by a CVD method. .
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741871B2 (en) | 2015-11-03 | 2017-08-22 | International Business Machines Corporation | Self-aligned heterojunction field effect transistor |
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- 1989-12-26 JP JP33497789A patent/JP2829754B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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