JPH03187256A - Resistor provided with parallel mosfet - Google Patents
Resistor provided with parallel mosfetInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、並列ＭＯＳ Ｆ ＥＴ付きの抵抗器に関する
ものであり、例えば、モノリシックＩＣ上に形成される
半導体リレー回路の制御回路に利用されるものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a resistor with a parallel MOS FET, and is used, for example, in a control circuit of a semiconductor relay circuit formed on a monolithic IC. It is something.
［従来の技術］
第３図は従来の半導体リレー回路の基本精成を示してい
る（特開昭６３−１５３９１６号公報参照）、この回路
にあっては、入力端子Ｉｔ、Ｉ２間に接続されたＬＥＤ
のような発光素子１が発生する光信号を、光起電力ダイ
オードアレイ２が受光して光起電力を発生し、この光起
電力を出力用ＭＯ８ＦＥＴ３ａ、３ｂのゲート・ソース
間に印加するものである。出力用Ｍ ＯＳ Ｆ Ｅ ７
３ ａ 、 ３ ｂは、例えばＮチャンネルのエンハン
スメント型のＭＯＳＦＥＴよりなり、ソースを共通接続
されており、ドレインは出力端子０１．０２にそれぞれ
接続されている。このように、２個の出力用ＭＯ３ＦＥ
７３ａ、３ｂを出力端子０１，０２間に逆直列に接続す
ることにより、ＡＣ／ＤＣ兼用のリレー回路を実現でき
る。[Prior Art] Fig. 3 shows the basic refinement of a conventional semiconductor relay circuit (see Japanese Patent Laid-Open No. 153916/1983). LED
The photovoltaic diode array 2 receives the optical signal generated by the light emitting element 1, generates photovoltaic force, and applies this photovoltaic force between the gate and source of the output MO8FETs 3a and 3b. be. Output MOS F E 7
3 a and 3 b are composed of, for example, N-channel enhancement type MOSFETs, their sources are commonly connected, and their drains are connected to output terminals 01 and 02, respectively. In this way, two output MO3FE
By connecting 73a and 3b in anti-series between the output terminals 01 and 02, an AC/DC relay circuit can be realized.
光起電力ダイオードアレイ２の光起電力は、抵抗器５を
介して出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ３ ｍ 、 ３
ｂのゲート・ソース間に印加される。出力用ＭＯ３ＦＥ
Ｔ０ｎ、３ｂのゲート及びソースには、デプレッション
型の制御用ＭＯ３ＦＥＴ４のドレイン及びソースがそれ
ぞれ接続されている。また、この制御用ＭＯ３ＦＥＴ４
のゲート及びソースは、図示したように、バイアス用の
抵抗器５の両端に接続されている。The photovoltaic force of the photovoltaic diode array 2 is transmitted through a resistor 5 to an output MOSFET3m,3.
It is applied between the gate and source of b. MO3FE for output
The drain and source of a depression type control MO3FET 4 are connected to the gate and source of T0n and 3b, respectively. In addition, this control MO3FET4
The gate and source of are connected to both ends of a bias resistor 5, as shown.
発光素子１に入力信号が印加されて、光起電力ダイオー
ドアレイ２に光起電力が発生すると、デプレッション型
の制御用ＭＯ３ＦＥＴ４のドレイン・ソース間と抵抗器
５を介して光電流が流れ、抵抗器５の両端に電圧が発生
する。この電圧により、制御用ＭＯ３ＦＥＴ４が高イン
ピーダンス状態にバイアスされるので、出力用Ｍ ＯＳ
Ｆ Ｅ Ｔ ３ ａ 。When an input signal is applied to the light emitting element 1 and a photovoltaic force is generated in the photovoltaic diode array 2, a photocurrent flows between the drain and source of the depression type control MO3FET 4 and through the resistor 5, and the resistor A voltage is generated across 5. This voltage biases the control MO3FET4 to a high impedance state, so the output MOS
FET3a.
３ｂのゲート・ソース間に光起電力ダイオードアレイ２
の光起電力が印加されて、出力用ＭＯ３ＦＥＴ３ａ、３
ｂがオン状態となる。なお、光起電力ダイオードアレイ
２の直列個数は、出力用ＭＯ８ＦＥ７３ａ、３ｂのスレ
ショルド電圧を越える電圧を発生するに足る個数に選定
されている。Photovoltaic diode array 2 between the gate and source of 3b
photovoltaic force is applied, and the output MO3FET3a, 3
b is turned on. The number of photovoltaic diode arrays 2 connected in series is selected to be sufficient to generate a voltage exceeding the threshold voltage of the output MO8FEs 73a and 3b.
発光素子１への入力信号が遮断されると、光起電力ダイ
オードアレイ２の光起電力が消失し、抵抗器５の両端電
圧が消失するので、デプレッション型の制御用ＭＯ３Ｆ
ＥＴ４は低インピーダンス状態に戻り、出力用ＭＯ３Ｆ
ＥＴ３ａ、３ｂのゲート・ソース間の蓄積電荷を放電さ
せることにより、出力用ＭＯ３ＦＥＴ３ｍ、３ｂはオフ
状態となる。When the input signal to the light emitting element 1 is cut off, the photovoltaic force of the photovoltaic diode array 2 disappears, and the voltage across the resistor 5 disappears, so the depletion type control MO3F
ET4 returns to low impedance state and MO3F for output
The output MO3FETs 3m and 3b are turned off by discharging the accumulated charges between the gates and sources of the ETs 3a and 3b.
なお、バイアス用の抵抗器５と並列に定電圧素子を接続
し、抵抗器５の両端に生じる電位差が所定電圧以上に上
昇しないようにしている。ここでは、定電圧素子として
、ゲートとドレインを共通接続したエンハンスメント型
のＭＯ３ＦＥＴ６を用いており、抵抗器５の両端に生じ
る電位差はＭＯ３ＦＥＴ６のスレショルド電圧以上に上
昇しないようになっている。Note that a constant voltage element is connected in parallel with the bias resistor 5 to prevent the potential difference generated across the resistor 5 from rising above a predetermined voltage. Here, an enhancement type MO3FET 6 whose gate and drain are commonly connected is used as a constant voltage element, and the potential difference generated across the resistor 5 is prevented from rising above the threshold voltage of the MO3FET 6.
第３図に示す従来例においては、出力用ＭＯ８ＦＥ７３
ａ、３ｂの飽和を流は、そのゲート・ソース間に印加さ
れる電圧によって変化するため、負荷電流の上限値は入
力信号の強さによって決まり、入力信号の強さに影響さ
れない負荷電流の制限は出来なかった。このため、サー
ジ電流等の瞬時過電流に弱い負荷回路のスイッチとして
上記のリレー回路を使用すると、電源電圧の変動等によ
る過電流が流れることがあった。In the conventional example shown in Fig. 3, the output MO8FE73
Since the saturation current of a and 3b changes depending on the voltage applied between its gate and source, the upper limit of the load current is determined by the strength of the input signal, and the limit of the load current is not affected by the strength of the input signal. I couldn't do it. For this reason, when the above-mentioned relay circuit is used as a switch for a load circuit that is susceptible to instantaneous overcurrents such as surge currents, overcurrents may flow due to fluctuations in power supply voltage or the like.
そこで、第４図に示すように、負荷電流検出用の抵抗７
ａ、７ｂを出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ３ ａ 、
３ ｂのソースに直列的に挿入し、この抵抗７ａ、７ｂ
に発生する電圧をＰチャンネルのエンハンスメント型の
制御用ＭＯ３ＦＥ７８ａ、８ｂのゲート・ソース間に印
加すると共に、各制御用ＭＯ３ＦＥ７８ａ、８ｂのドレ
イン・ソース間を抵抗器５の両端に並列接続することが
考えられる。Therefore, as shown in Fig. 4, the resistor 7 for detecting the load current is
a, 7b for output MOS FET 3 a,
3b in series with the source of resistor 7a, 7b.
The idea is to apply the voltage generated between the gates and sources of the P-channel enhancement type control MO3FEs 78a and 8b, and to connect the drains and sources of each control MO3FE 78a and 8b in parallel to both ends of the resistor 5. It will be done.
このように構成すれば、負荷電流が大きいときには、負
荷電流検出用の抵抗７ａ、７ｂの両端に生じる電圧が増
大し、この電圧がエンハンスメント型の制御用ＭＯ３Ｆ
Ｅ７８ａ、８ｂのスレショルド電圧を越えると、制御用
Ｍ ＯＳ Ｆ Ｅ ７８ ａ 、 ８ ｂのインピーダ
ンスが低下する。これにより、抵抗器５の両端に発生す
るバイアス電圧が低下するので、デプレッション型の制
御用ＭＯ３ＦＥＴ４のインピーダンスは低下する。これ
により、出力用ＭＯ３ＦＥＴ３ａ、３ｂのゲート・ソー
ス間電圧が低下するので、出力用ＭＯ３ＦＥＴ３ａ、３
ｂの飽和電流が低下し、負荷電流は制限される。したが
って、負荷側の回路に過大な電流が流れることは防止で
きるものである。With this configuration, when the load current is large, the voltage generated across the load current detection resistors 7a and 7b increases, and this voltage is applied to the enhancement type control MO3F.
When the threshold voltage of E78a, 8b is exceeded, the impedance of control MOSFE78a, 8b decreases. As a result, the bias voltage generated across the resistor 5 is reduced, so that the impedance of the depression-type control MO3FET 4 is reduced. As a result, the gate-source voltage of the output MO3FETs 3a and 3b decreases, so the output MO3FETs 3a and 3
The saturation current of b decreases and the load current is limited. Therefore, it is possible to prevent excessive current from flowing into the circuit on the load side.
なお、負荷電流が小さいときには、エンハンスメント型
の制御用ＭＯ８ＦＥＴ８ａ、８ｂは遮断状態となり、第
３図に示す回路と同様の動作となる。Note that when the load current is small, the enhancement type control MO8FETs 8a and 8b are in a cut-off state, resulting in the same operation as the circuit shown in FIG. 3.
負荷電流検出用の抵抗７ａ、７ｂは、抵抗値を十分に低
く設定されるので、負荷電流による損失は比較的小さく
、半導体リレー回路のオン抵抗を若干上げる以外は、動
作に影響しない。Since the resistance values of the load current detection resistors 7a and 7b are set to be sufficiently low, the loss due to the load current is relatively small, and the operation is not affected except for slightly increasing the on-resistance of the semiconductor relay circuit.
［発明が解決しようとする課題］
ところが、上述の第４図に示すような半導体リレー回路
を１チツプの半導体基板上に集積しようとすると、エン
ハンスメント型のＭ ＯＳ Ｆ Ｅ Ｔ ８ ａ 。[Problems to be Solved by the Invention] However, when attempting to integrate a semiconductor relay circuit as shown in FIG.
８ｂがチップ面積の増大を招くという問題がある。There is a problem in that 8b increases the chip area.
第５図は半導体集積回路技術を用いて、第４図の破線で
囲まれたバイアス用の抵抗器５と、エンハンスメント型
のＭＯ３ＦＥＴ８ｍ、８ｂを構成した例を示している。FIG. 5 shows an example in which a bias resistor 5 surrounded by a broken line in FIG. 4 and enhancement type MO3FETs 8m and 8b are configured using semiconductor integrated circuit technology.
まず、抵抗器５はＮ型の不純物半導体基板１０の表面に
形成されたＰ型の拡散領域１１よりなる。この抵抗器５
の両端には、２つのＭＯ３ＦＥＴ８ａ、８ｂが並列接続
されている。First, the resistor 5 is made up of a P-type diffusion region 11 formed on the surface of an N-type impurity semiconductor substrate 10 . This resistor 5
Two MO3FETs 8a and 8b are connected in parallel to both ends of the .
各ＭＯ８ＦＥ７８ａ、８ｂは、それぞれソース領域８１
とドレイン領域８２及びゲート領域８３よりなる。ソー
ス領域８１とドレイン領域８２はＰ型の拡散領域よりな
り、ゲート領域８３はＮ型の不純物半導体基板１０の上
に絶縁薄膜を介して形成された多結晶シリコンの薄膜よ
りなる。このように、ＭＯＳＦＥ７８ａ、８ｂは、半導
体チップ上で大きな面積を占めることになる。このため
、歩留まりが低下し、１つの半導体ウェハーから製造で
きる半導体チップの個数も少なくなる。Each MO8FE 78a, 8b has a source region 81
, a drain region 82 and a gate region 83. The source region 81 and the drain region 82 are made of P-type diffusion regions, and the gate region 83 is made of a polycrystalline silicon thin film formed on the N-type impurity semiconductor substrate 10 with an insulating thin film interposed therebetween. In this way, the MOSFEs 78a and 8b occupy a large area on the semiconductor chip. For this reason, the yield rate decreases and the number of semiconductor chips that can be manufactured from one semiconductor wafer also decreases.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、半導体基板上に小さな面積で形
成できる並列ＭＯＳＦＥＴ付きの抵抗器を提供すること
にある。The present invention has been made in view of these points, and an object thereof is to provide a resistor with a parallel MOSFET that can be formed on a semiconductor substrate in a small area.
［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、第１
図及び第２図に示すように、不純物半導体基板１０の表
面に導電型の異なる不純物を拡散させて矩形波型の拡散
領域１１を形成し、拡散領域１１の一端を不純物半導体
基板１０と同一電位とし、拡散領域１１の他端の電位を
不純物半導体基板１０と拡散領域１１の間に生じるＰＮ
接合が逆バイアスされるように設定し、拡散領域１１の
表面に絶縁薄膜１２を介して金属薄膜１３を配し、この
金属薄膜１３をゲートとし、前記拡散領域１１の一端を
ソースとし、他端をドレインとするＭＯ８ＦＥＴ８ａ、
８ｂを、前記拡散領域１１よりなる抵抗器５に寄生させ
たことを特徴とするものである。[Means for Solving the Problems] In the present invention, in order to solve the above problems, the first
As shown in the figure and FIG. 2, impurities of different conductivity types are diffused on the surface of the impurity semiconductor substrate 10 to form a rectangular wave type diffusion region 11, and one end of the diffusion region 11 is placed at the same potential as the impurity semiconductor substrate 10. and the potential at the other end of the diffusion region 11 is set to PN generated between the impurity semiconductor substrate 10 and the diffusion region 11.
The junction is set to be reverse biased, a metal thin film 13 is disposed on the surface of the diffusion region 11 via an insulating thin film 12, this metal thin film 13 is used as a gate, one end of the diffusion region 11 is used as a source, and the other end is set to be reverse biased. MO8FET8a with drain as
8b is parasitic on the resistor 5 made of the diffusion region 11.
［作用］
本発明にあっては、このように、不純物半導体基板１０
の表面に導電型の異なる不純物を拡散させた矩形波型の
拡散領域１１の表面に、絶縁薄膜１２を介して金属薄膜
１３を配し、この金属薄膜１３をゲートとし、前記拡散
領域１１の一端をソースとし、他端をドレインとするＭ
ＯＳ Ｆ Ｅ Ｔ ８ ａ 。[Function] In the present invention, as described above, the impurity semiconductor substrate 10
A thin metal film 13 is disposed on the surface of a rectangular wave-shaped diffusion region 11 on which impurities of different conductivity types are diffused, with an insulating thin film 12 in between. M with the source as the source and the other end as the drain
O S F E T 8 a.
８ｂを、前記拡散領域１１よりなる抵抗器５に寄生させ
たので、小さなチップ面積でＭＯ３ＦＥＴ８ａ、８ｂと
抵抗器５との並列回路を構成することができるものであ
る。8b is parasitic to the resistor 5 made of the diffusion region 11, so that a parallel circuit of the MO3FETs 8a, 8b and the resistor 5 can be constructed with a small chip area.
［実施例］
第１図は本発明の一実施例の平面図であり、第２図はそ
の縦断面図である。この抵抗器５は、不純物半導体基板
１０に導電型の異なる不純物を拡散させた拡散領域１１
よりなる。ここでは、抵抗器５が形成される単結晶シリ
コン基板にＮ型の不純物をドープして半導体基板（Ｏと
している。また、表面には、Ｐ型の不純物を拡散された
拡散領域１１が形成されている。この拡散領域１１は、
第１図に示すように、矩形波型に蛇行して形成されてい
る。拡散領域１１は不純物濃度に応じた抵抗率を有する
抵抗層となる。拡散領域１１及び不純物半導体基板１０
の表面は、シリコン酸化膜よりなる絶縁薄膜１２で覆わ
れている。さらに、絶縁薄膜１２の上にアルミニウム薄
膜のような金属薄［１３を配している。拡散領域１１の
両端には、オーミック接触で電極１．４．１５が設けら
れている。この電極間１４．１５の抵抗値は、拡散領域
１１の抵抗率と、拡散領域１１の幅と長さでほぼ決まる
。この抵抗器５には、拡散領域■１と不純物半導体基板
１０の間のＰＮ接合が逆バイアス状態となるように電圧
が印加される。つまり、一方の電極１４はＮ型の不純物
半導体基板１０と同一電位とされ、他方の電極１５は前
記一方の電極１４よりも低電位となるように電圧が印加
される。[Embodiment] FIG. 1 is a plan view of an embodiment of the present invention, and FIG. 2 is a longitudinal sectional view thereof. This resistor 5 includes a diffusion region 11 in which impurities of different conductivity types are diffused into an impurity semiconductor substrate 10.
It becomes more. Here, a single crystal silicon substrate on which a resistor 5 is formed is doped with an N-type impurity to form a semiconductor substrate (O). Also, a diffusion region 11 in which a P-type impurity is diffused is formed on the surface. This diffusion region 11 is
As shown in FIG. 1, it is formed in a meandering rectangular wave shape. The diffusion region 11 becomes a resistance layer having a resistivity depending on the impurity concentration. Diffusion region 11 and impurity semiconductor substrate 10
The surface of is covered with an insulating thin film 12 made of a silicon oxide film. Furthermore, a metal thin film [13] such as an aluminum thin film is disposed on the insulating thin film 12. Electrodes 1.4.15 are provided at both ends of the diffusion region 11 in ohmic contact. The resistance value between the electrodes 14 and 15 is approximately determined by the resistivity of the diffusion region 11 and the width and length of the diffusion region 11. A voltage is applied to this resistor 5 so that the PN junction between the diffusion region 1 and the impurity semiconductor substrate 10 is in a reverse bias state. That is, one electrode 14 is set at the same potential as the N-type impurity semiconductor substrate 10, and a voltage is applied to the other electrode 15 so that the potential is lower than that of the one electrode 14.
これにより、拡散領域１１はＰＮ接合の空乏層により不
純物半導体基板１０から絶縁分離されて、抵抗器５とし
て使用できるものである。なお、拡散領域１１の表面は
アルミニウム薄膜のような金属ＮＷＡ１３により覆われ
ているので、第４図に示すような半導体リレー回路のバ
イアス用の抵抗器５として使用した場合に、発光素子１
がらの光信号が上記ＰＮ接合に照射されることはない。Thereby, the diffusion region 11 is insulated and separated from the impurity semiconductor substrate 10 by the depletion layer of the PN junction, and can be used as the resistor 5. Note that since the surface of the diffusion region 11 is covered with a metal NWA 13 such as an aluminum thin film, when used as a bias resistor 5 of a semiconductor relay circuit as shown in FIG.
The PN junction is not irradiated with any empty optical signal.
次に、ＭＯ３ＦＥＴ８ａ、８ｂの構成について説明する
。Ｎ型の不純物半導体基板１０の表面に形成されたＰ型
の拡散領域１１は、Ｍ ＯＳ Ｆ Ｅ Ｔ ８ ａ 。Next, the configuration of the MO3FETs 8a and 8b will be explained. The P-type diffusion region 11 formed on the surface of the N-type impurity semiconductor substrate 10 is a MOS FET8a.
８ｂのドレイン及びソースとして兼用されている。It is also used as the drain and source of 8b.
本実施例では、不純物半導体基板１０と同一電位となる
一方の電極１４がソース側となり、他方の電極１５がド
レイン側となる。また、拡散領域１１の表面に、絶縁薄
１ｉＲ１２を介して配された金属薄ＦＩ１１１３は、遮
光膜として作用するのみならず、ＭＯＳＦＥ７８ａ、８
ｂのゲートとしても兼用されている。この金属薄膜１３
と不純物半導体基板１０の間に、所定のスレショルド電
圧を越える電圧が印加されると、不純物半導体基板１０
の表面における拡散領域１１以外の部分に、拡散領域１
１と同じ導電型のチャンネルが形成される。これにより
、Ｐチャンネルのエンハンスメント型のＭＯ３ＦＥＴ８
ａ、８ｂが構成されるものである。In this embodiment, one electrode 14 having the same potential as the impurity semiconductor substrate 10 is on the source side, and the other electrode 15 is on the drain side. Further, the metal thin FI 1113 arranged on the surface of the diffusion region 11 via the insulating thin film 1iR12 not only acts as a light shielding film, but also acts as a light shielding film for the MOSFEs 78a and 8.
It is also used as the gate of b. This metal thin film 13
When a voltage exceeding a predetermined threshold voltage is applied between the impurity semiconductor substrate 10 and the impurity semiconductor substrate 10
Diffusion region 1 is placed on the surface of the surface other than diffusion region 11.
A channel of the same conductivity type as 1 is formed. As a result, the P-channel enhancement type MO3FET8
a and 8b are configured.
なお、上記実施例では、不純物半導体基板１０がＮ型で
、拡散領域１１はＰ型としたが、反対に、不純物半導体
基板１０がＰ型で、拡散領域１１がＮ型であっても構わ
ない。In the above embodiment, the impurity semiconductor substrate 10 is of N type and the diffusion region 11 is of P type, but conversely, the impurity semiconductor substrate 10 may be of P type and the diffusion region 11 is of N type. .
［発明の効果］
本発明にあっては、上述のように、不純物半導体基板の
表面に導電型の異なる不純物を拡散させた矩形波型の拡
散領域の表面に、絶縁薄膜を介して金属薄膜を配し、こ
の金属薄膜をゲートとし、前記拡散領域の一端をソース
とし、他端をドレインとするＭＯＳＦＥＴを、前記拡散
領域よりなる抵抗器に寄生させたので、小さなチップ面
積でＭＯＳＦＥＴと抵抗器との並列回路を構成すること
ができるという効果がある。[Effects of the Invention] As described above, in the present invention, a metal thin film is formed on the surface of a rectangular wave-shaped diffusion region in which impurities of different conductivity types are diffused on the surface of an impurity semiconductor substrate via an insulating thin film. A MOSFET with this metal thin film as a gate, one end of the diffusion region as a source, and the other end as a drain is parasitic to the resistor made of the diffusion region, so that the MOSFET and the resistor can be combined in a small chip area. This has the advantage that it is possible to configure parallel circuits.
第１図は本発明の一実施例の平面図、第２図は同上の縦
断面図、第３図は従来の半導体リレー回路の回路図、第
４図は従来の他の半導体リレー回路の回路図、第５図は
同上に用いる半導体チップの要部構成を示す平面図であ
る。
５は抵抗器、８ａ、８ｂはＭＯＳＦＥＴ、１０は不純物
半導体基板、１１は拡散領域、１２は絶縁薄膜、１３は
金属薄膜である。FIG. 1 is a plan view of an embodiment of the present invention, FIG. 2 is a vertical cross-sectional view of the same, FIG. 3 is a circuit diagram of a conventional semiconductor relay circuit, and FIG. 4 is a circuit diagram of another conventional semiconductor relay circuit. FIG. 5 is a plan view showing the main part configuration of the semiconductor chip used in the above. 5 is a resistor, 8a and 8b are MOSFETs, 10 is an impurity semiconductor substrate, 11 is a diffusion region, 12 is an insulating thin film, and 13 is a metal thin film.
Claims (1)
を拡散させて矩形波型の拡散領域を形成し、拡散領域の
一端を不純物半導体基板と同一電位とし、拡散領域の他
端の電位を不純物半導体基板と拡散領域の間に生じるＰ
Ｎ接合が逆バイアスされるように設定し、拡散領域の表
面に絶縁薄膜を介して金属薄膜を配し、この金属薄膜を
ゲートとし、前記拡散領域の一端をソースとし、他端を
ドレインとするＭＯＳＦＥＴを、前記拡散領域よりなる
抵抗器に寄生させたことを特徴とする並列ＭＯＳＦＥＴ
付きの抵抗器。(1) Impurities with different conductivity types are diffused on the surface of an impurity semiconductor substrate to form a rectangular wave type diffusion region, one end of the diffusion region is set to the same potential as the impurity semiconductor substrate, and the other end of the diffusion region is set to the same potential as the impurity. P generated between the semiconductor substrate and the diffusion region
The N junction is set to be reverse biased, a metal thin film is placed on the surface of the diffusion region via an insulating thin film, this metal thin film is used as a gate, one end of the diffusion region is used as a source, and the other end is used as a drain. A parallel MOSFET characterized in that a MOSFET is parasitic to a resistor made of the diffusion region.
resistor with.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326773A JP2807004B2 (en) | 1989-12-15 | 1989-12-15 | Resistor with parallel MOSFET |
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| Application Number | Priority Date | Filing Date | Title |
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| JP1326773A JP2807004B2 (en) | 1989-12-15 | 1989-12-15 | Resistor with parallel MOSFET |
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| JPH03187256A true JPH03187256A (en) | 1991-08-15 |
| JP2807004B2 JP2807004B2 (en) | 1998-09-30 |
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Citations (2)
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|---|---|---|---|---|
| JPS60214553A (en) * | 1984-04-11 | 1985-10-26 | Nec Ic Microcomput Syst Ltd | Bipolar integrated circuit device |
| JPS6454735A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Ind Co Ltd | Microwave integrated circuit module |
-
1989
- 1989-12-15 JP JP1326773A patent/JP2807004B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214553A (en) * | 1984-04-11 | 1985-10-26 | Nec Ic Microcomput Syst Ltd | Bipolar integrated circuit device |
| JPS6454735A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Ind Co Ltd | Microwave integrated circuit module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2807004B2 (en) | 1998-09-30 |
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