JPH03185364A - 論理レベル比較回路 - Google Patents
論理レベル比較回路Info
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- JPH03185364A JPH03185364A JP1325284A JP32528489A JPH03185364A JP H03185364 A JPH03185364 A JP H03185364A JP 1325284 A JP1325284 A JP 1325284A JP 32528489 A JP32528489 A JP 32528489A JP H03185364 A JPH03185364 A JP H03185364A
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- Japan
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- latch
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- circuit
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- Prior art date
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- 230000003111 delayed effect Effects 0.000 claims abstract description 9
- 230000001934 delay Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばＩＣテスタの交流機能試験に用いられ
、入力データを基準値とコンパレータで比較し、その比
較出力をラッチし、そのラッチから入力データが高レベ
ルか低レベルかを示す比較結果として出力とする論理レ
ベル比較回路に関する。
、入力データを基準値とコンパレータで比較し、その比
較出力をラッチし、そのラッチから入力データが高レベ
ルか低レベルかを示す比較結果として出力とする論理レ
ベル比較回路に関する。
ｒ従来の技術」
例えばｔＣテスタにおいて被試験１ｃ素子１１に試験パ
ターンを印加し、その時の被試験ＩＣ素子１１の出力デ
ータをコンパレータ１２で端子１３の基準電圧ｖｒと比
較し、そのコンパレータ１２の出力を端子１４からのラ
ッチクロック（ストローブ）でラッチ１５にラッチし、
ラッチ１５の出力を、被試験ＩＣ素子１１の出力データ
の基準電圧ｖｒとの比較結果、つまり出力データが高レ
ベルであるか低レベルであるかの判定結果とする。
ターンを印加し、その時の被試験ＩＣ素子１１の出力デ
ータをコンパレータ１２で端子１３の基準電圧ｖｒと比
較し、そのコンパレータ１２の出力を端子１４からのラ
ッチクロック（ストローブ）でラッチ１５にラッチし、
ラッチ１５の出力を、被試験ＩＣ素子１１の出力データ
の基準電圧ｖｒとの比較結果、つまり出力データが高レ
ベルであるか低レベルであるかの判定結果とする。
このラッチ１５の出力はＩＣテスタのデジタル系回路へ
供給され、例えば期待値バタンと論理比較される。
供給され、例えば期待値バタンと論理比較される。
「発明が解決しようとする課題」
１１１１７図Ａの線１６に示すようにコンパレータ１２
の入力データが低レベルから高レベルへ立上る途中の時
点ｔ１に基準電圧ｖｒを越えたとすると、コンパレータ
１２の出力は曲線１７で示すように、時点り、から時間
ＬＬＭだけ遅れて低レベルから高レベルになり、この高
レベルが安定するに必要な最小時間Ｌ□の後にラフチク
ロックＰ１でラッチすると、入力データの時点ｔ１のレ
ベルがラッチ１５に高レベルとしてラッチされる。つま
り入力データが低レベルから高レベルに変化した時に、
その変化時点ｔ１から、その変化を正しくうッチ１５に
取り込むことができるまでの最小時間はＴＬＭ＝ｔＬＭ
＋ ｔ□となり、ラッチクロックＰ、はそれよりもＴＬ
Ｍだけ前の時点ｔ１の入力データの比較結果を取り込ん
だことになる。一方、第７図Ｂの線１８に示すように、
コンパレータ１２の入力データが高レベルから低レベル
に立下る途中の時点ｔ１に基準電圧Ｖ、以下になったと
すると、コンパレータ１２の出力は曲線１９で示すよう
に、時点Ｌ＋から時間ｔｌｌＬだけ遅れて高レベルから
低レベルになり、この低レベルが安定するに必要な最小
時間Ｌｓｌの後にラッチクロックＰ８でラッチすると、
入力データの時点ｔ１のレベルがラッチ１５に低レベル
としてラッチされる。つまり入力データが高レベルから
低レベルに変化した時に、その変化時点ｔ、から、その
変化を正しくラッチ１５に取り込むことができるまでの
最小時間はＴＮＬ＝ ｔ ＩＩＬ＋ｔ ＊＊となり、ラ
ッチクロックＰｔはそれよりもＴＮＬだけ前の時点ｔ１
の入力データの比較結果を取り込んだことになる。
の入力データが低レベルから高レベルへ立上る途中の時
点ｔ１に基準電圧ｖｒを越えたとすると、コンパレータ
１２の出力は曲線１７で示すように、時点り、から時間
ＬＬＭだけ遅れて低レベルから高レベルになり、この高
レベルが安定するに必要な最小時間Ｌ□の後にラフチク
ロックＰ１でラッチすると、入力データの時点ｔ１のレ
ベルがラッチ１５に高レベルとしてラッチされる。つま
り入力データが低レベルから高レベルに変化した時に、
その変化時点ｔ１から、その変化を正しくうッチ１５に
取り込むことができるまでの最小時間はＴＬＭ＝ｔＬＭ
＋ ｔ□となり、ラッチクロックＰ、はそれよりもＴＬ
Ｍだけ前の時点ｔ１の入力データの比較結果を取り込ん
だことになる。一方、第７図Ｂの線１８に示すように、
コンパレータ１２の入力データが高レベルから低レベル
に立下る途中の時点ｔ１に基準電圧Ｖ、以下になったと
すると、コンパレータ１２の出力は曲線１９で示すよう
に、時点Ｌ＋から時間ｔｌｌＬだけ遅れて高レベルから
低レベルになり、この低レベルが安定するに必要な最小
時間Ｌｓｌの後にラッチクロックＰ８でラッチすると、
入力データの時点ｔ１のレベルがラッチ１５に低レベル
としてラッチされる。つまり入力データが高レベルから
低レベルに変化した時に、その変化時点ｔ、から、その
変化を正しくラッチ１５に取り込むことができるまでの
最小時間はＴＮＬ＝ ｔ ＩＩＬ＋ｔ ＊＊となり、ラ
ッチクロックＰｔはそれよりもＴＮＬだけ前の時点ｔ１
の入力データの比較結果を取り込んだことになる。
これら最小時間ＴＬ、、Ｔ、Ｌは一般には異なった値で
あり、仮にＴ ＬＭ ＜ Ｔ ＭＬの場合に、時点りに
おける入力データの比較結果を取り込みたいために、時
点ｔ１からＴＬＭ遅れたラッチクロックＰ１のタイミン
グで高レベルから低レベルに変化する入力データに対す
るコンパレータ１２の出力をラッチ１５にラッチすると
、Δｔ （＝Ｔｇｔ Ｔｔｗ）だけ、時点Ｌ１より前
の入力データの状態をラッチ１５にラッチしてしまい、
誤った比較結果を出力することになる。このため従来に
おいてはＴｏとＴ、Ｌとの差が小さい高価なコンパレー
タおよびラッチを使用して、取り込みたい時点の入力デ
ータのレベルの比較結果がなるべく正しく得られるよう
にしていた。
あり、仮にＴ ＬＭ ＜ Ｔ ＭＬの場合に、時点りに
おける入力データの比較結果を取り込みたいために、時
点ｔ１からＴＬＭ遅れたラッチクロックＰ１のタイミン
グで高レベルから低レベルに変化する入力データに対す
るコンパレータ１２の出力をラッチ１５にラッチすると
、Δｔ （＝Ｔｇｔ Ｔｔｗ）だけ、時点Ｌ１より前
の入力データの状態をラッチ１５にラッチしてしまい、
誤った比較結果を出力することになる。このため従来に
おいてはＴｏとＴ、Ｌとの差が小さい高価なコンパレー
タおよびラッチを使用して、取り込みたい時点の入力デ
ータのレベルの比較結果がなるべく正しく得られるよう
にしていた。
この発明の目的は安価なコンパレータ、ラッチを用いて
目的とする時点での入力データの基準値との比較結果を
出力することができる論理レベル比較回路を提供するこ
とにある。
目的とする時点での入力データの基準値との比較結果を
出力することができる論理レベル比較回路を提供するこ
とにある。
「課題を解決するための手段」
この発明によれば入力データはコンパレータで基準値と
比較され、そのコンパレータの出力はラッチクロックで
第Ｌラッチにラッチされ、上記ラフチクロックは遅延素
子で遅延され、その遅延されたラッチクロックでコンパ
レータの出力が第２ラッチにラッチされ、これら第１、
第２ランチの各出力はアンド回路へ供給されると共にオ
ア回路へ供給され、アンド回路の出力とオア回路の出力
との何れかを選択回路で選択して比較結果として出力さ
れる０入力データが低レベルから高レベルに変化した時
に、その変化時点から、その変化を正しくラッチに取り
込むことができるまでの最小時間ＴＬＩＩと、入力デー
タが高レベルから低レベルに変化した時に、その変化時
点から、その変化を正しくラッチに取り込むことができ
るまでの最小時間ＴＭＬとの差ｌ ＴＬＮ ＴＭＬ
Ｉを遅延素子の遅延量とされている。
比較され、そのコンパレータの出力はラッチクロックで
第Ｌラッチにラッチされ、上記ラフチクロックは遅延素
子で遅延され、その遅延されたラッチクロックでコンパ
レータの出力が第２ラッチにラッチされ、これら第１、
第２ランチの各出力はアンド回路へ供給されると共にオ
ア回路へ供給され、アンド回路の出力とオア回路の出力
との何れかを選択回路で選択して比較結果として出力さ
れる０入力データが低レベルから高レベルに変化した時
に、その変化時点から、その変化を正しくラッチに取り
込むことができるまでの最小時間ＴＬＩＩと、入力デー
タが高レベルから低レベルに変化した時に、その変化時
点から、その変化を正しくラッチに取り込むことができ
るまでの最小時間ＴＭＬとの差ｌ ＴＬＮ ＴＭＬ
Ｉを遅延素子の遅延量とされている。
「実施例」
第１図にこの発明の実施例を示す０例えば被試験ＩＣ素
子１１からのデータがコンパレータ１２で端子１３から
の基準電圧Ｖ、と比較され、コンパレータ１２の出力は
フリップフロップよりなる第１ラッチ２１に端子１４か
らのラッチクロックでラッチされ、端子１４からのラフ
チクロックは遅延素子２２へも供給され、遅延素子２２
で遅延されたラフチクロックによりコンパレータ１２の
出力がフリップフロップよりなる第２ラッチ２３にラッ
チされる。第１ラッチ２１、第２ラッチ２３の各出力は
アンド回路２４へ供給されると共にオア回路２５へも供
給され、アンド回路２４の出力およびオア回路２５の出
力は選択回路２６内のゲート２７．２８へそれぞれ供給
され、ゲート２７．２８の各出力はオアゲート２９へ供
給され、ゲート２７に端子３１から選択信号が供給され
、この選択信号の反転信号がゲート２８へ供給される０
選択回路２６から選択信号に応じてアンド回路２４また
はオア回路２５の出力が比較結果として出力され、例え
ばＩＣテスタのデジタル系回路へ供給される。
子１１からのデータがコンパレータ１２で端子１３から
の基準電圧Ｖ、と比較され、コンパレータ１２の出力は
フリップフロップよりなる第１ラッチ２１に端子１４か
らのラッチクロックでラッチされ、端子１４からのラフ
チクロックは遅延素子２２へも供給され、遅延素子２２
で遅延されたラフチクロックによりコンパレータ１２の
出力がフリップフロップよりなる第２ラッチ２３にラッ
チされる。第１ラッチ２１、第２ラッチ２３の各出力は
アンド回路２４へ供給されると共にオア回路２５へも供
給され、アンド回路２４の出力およびオア回路２５の出
力は選択回路２６内のゲート２７．２８へそれぞれ供給
され、ゲート２７．２８の各出力はオアゲート２９へ供
給され、ゲート２７に端子３１から選択信号が供給され
、この選択信号の反転信号がゲート２８へ供給される０
選択回路２６から選択信号に応じてアンド回路２４また
はオア回路２５の出力が比較結果として出力され、例え
ばＩＣテスタのデジタル系回路へ供給される。
入力データが低レベルから高レベルに変化した時に、そ
の変化時点から、その変化を正しくラッチに取り込むこ
とができるまでの最小時間ＴＬＮと、入力データが高レ
ベルから低レベルに変化した時に、その変化時点から、
その変化を正しくラッチに取り込むことができるまでの
最小時間ＴＮＬとの差Ｉ ＴＬＮ−ＴＩＩＬ ｌを遅延
素子２２の遅延量とする。
の変化時点から、その変化を正しくラッチに取り込むこ
とができるまでの最小時間ＴＬＮと、入力データが高レ
ベルから低レベルに変化した時に、その変化時点から、
その変化を正しくラッチに取り込むことができるまでの
最小時間ＴＮＬとの差Ｉ ＴＬＮ−ＴＩＩＬ ｌを遅延
素子２２の遅延量とする。
次に遅延素子２２の遅延量の設定手順と、端子３１に与
える選択信号の決定とを説明する。まず遅延素子２２の
遅延量をゼロとして、コンパレータ１２の入力端子３２
に基準クロックを与え、端子１４のラッチクロックの位
相を徐々に変化（スィーブ）させる、この時の第１、第
２ラッチ２１゜２３の出力を監視して基準クロックの立
上りからラッチの出力が高レベルとなるまでの最小時間
、つまりＴＬＮと、基準クロックの立下りからラッチの
出力が低レベルとなるまでの最小時間、っまりＴＮＬと
の何れが大きいかを調べる。
える選択信号の決定とを説明する。まず遅延素子２２の
遅延量をゼロとして、コンパレータ１２の入力端子３２
に基準クロックを与え、端子１４のラッチクロックの位
相を徐々に変化（スィーブ）させる、この時の第１、第
２ラッチ２１゜２３の出力を監視して基準クロックの立
上りからラッチの出力が高レベルとなるまでの最小時間
、つまりＴＬＮと、基準クロックの立下りからラッチの
出力が低レベルとなるまでの最小時間、っまりＴＮＬと
の何れが大きいかを調べる。
次にＴＬＮ＜ＴＮＬの場合は、第２図Ａに示すように入
力端子３２に低レベルから高レベルに立上るデータを入
力し、その時得られるコンバータ１２の出力（第２図Ｂ
）の高レベルを正しく第１ラッチ２１に取り込むことが
できる最も早いタイミングのラッチクロックＰ＋を求め
、次に端子１４のラフチク口７りをこのランチクロック
Ｐ、のタイミングに保持した状態で、入力端子３２に第
２図Ｃに示すように高レベルから低レベルに立下るデー
タを入力し、第２ラッチ２３の出力を端子３３より監視
し、その時得られるコンパレータ１２の出力（第２図Ｄ
）の低レベルを正しく第２ラッチ２３に取り込むことが
できるまで遅延素子２２の遅延量を増加させ、その時の
遅延量Ｄ１を保持させる。つまり、第１ラッチ２１に与
えられるラッチクロックＰ１と第２ラッチ２３に与えら
れる遅延ラッチクロックＰ、との時間差がＤｌとなり、
かつＤｌ ＝Ｔ、Ｌ Ｔ’ｔ＋＋となる。またこの１時
、つまりＴ、Ｌ＞ＴＬ、の時は端子３１の選択信号Ｓを
高レベルＨにする。
力端子３２に低レベルから高レベルに立上るデータを入
力し、その時得られるコンバータ１２の出力（第２図Ｂ
）の高レベルを正しく第１ラッチ２１に取り込むことが
できる最も早いタイミングのラッチクロックＰ＋を求め
、次に端子１４のラフチク口７りをこのランチクロック
Ｐ、のタイミングに保持した状態で、入力端子３２に第
２図Ｃに示すように高レベルから低レベルに立下るデー
タを入力し、第２ラッチ２３の出力を端子３３より監視
し、その時得られるコンパレータ１２の出力（第２図Ｄ
）の低レベルを正しく第２ラッチ２３に取り込むことが
できるまで遅延素子２２の遅延量を増加させ、その時の
遅延量Ｄ１を保持させる。つまり、第１ラッチ２１に与
えられるラッチクロックＰ１と第２ラッチ２３に与えら
れる遅延ラッチクロックＰ、との時間差がＤｌとなり、
かつＤｌ ＝Ｔ、Ｌ Ｔ’ｔ＋＋となる。またこの１時
、つまりＴ、Ｌ＞ＴＬ、の時は端子３１の選択信号Ｓを
高レベルＨにする。
Ｔ Ｌ Ｍ ＞ Ｔ Ｍ Ｌの場合は、第３図Ａに示す
ように入力端子３２に高レベルから低レベルに変化する
データを入力し、その時得られるコンパレータ１２の出
力（第３図Ｂ）の低レベルを正しく第１ラッチ２１に取
り込むことができる最も早いタイミングのラッチクロッ
クＰ、を求め、次に端子１４のラフチクロックをラッチ
クロックＰ、のタイ珈ングに保持した状態で、入力端子
３２に第３図Ｃに示すように低レベルから高レベルに立
上るデータを入力し、その時得られるコンパレータ１２
の出力（第３図Ｄ）の高レベルを正しく第２ラッチ２３
に取り込むことができるまで遅延素子２２の遅延量を増
加させ、その時の遅延１ｎｔを保持させる。つまり、第
１ラッチ２１に与えられるラッチクロックＰ１と第２ラ
ッチ２３に与えられる遅延ラフチクロックＰ２との時間
差がＤ８となり、かつり、＝ＴＬＩＩ−Ｔ、ＩＬとなる
。またこの時、つまりＴＭＬ＜ＴＬＮの時は端子３１の
選択信号Ｓを低レベルＬにする。
ように入力端子３２に高レベルから低レベルに変化する
データを入力し、その時得られるコンパレータ１２の出
力（第３図Ｂ）の低レベルを正しく第１ラッチ２１に取
り込むことができる最も早いタイミングのラッチクロッ
クＰ、を求め、次に端子１４のラフチクロックをラッチ
クロックＰ、のタイ珈ングに保持した状態で、入力端子
３２に第３図Ｃに示すように低レベルから高レベルに立
上るデータを入力し、その時得られるコンパレータ１２
の出力（第３図Ｄ）の高レベルを正しく第２ラッチ２３
に取り込むことができるまで遅延素子２２の遅延量を増
加させ、その時の遅延１ｎｔを保持させる。つまり、第
１ラッチ２１に与えられるラッチクロックＰ１と第２ラ
ッチ２３に与えられる遅延ラフチクロックＰ２との時間
差がＤ８となり、かつり、＝ＴＬＩＩ−Ｔ、ＩＬとなる
。またこの時、つまりＴＭＬ＜ＴＬＮの時は端子３１の
選択信号Ｓを低レベルＬにする。
このようにするとＴＬＮ＜ＴＮＬの場合は選択信号Ｓに
よりアンド回路２４の出力が選択され、第１ラッチ２１
の出力と、第２ラッチ２３の出力とにより、選択回路２
６の出力（比較結果）Ｅは第４図に示すようになる。第
１、第２ラッチ２１．２３の各出力がＨの場合は、Ｅは
１１となり、入力データが低レベルから高レベルに立上
ってしまった状態を出力し、このラッチクロックはＰｌ
で決まる。
よりアンド回路２４の出力が選択され、第１ラッチ２１
の出力と、第２ラッチ２３の出力とにより、選択回路２
６の出力（比較結果）Ｅは第４図に示すようになる。第
１、第２ラッチ２１．２３の各出力がＨの場合は、Ｅは
１１となり、入力データが低レベルから高レベルに立上
ってしまった状態を出力し、このラッチクロックはＰｌ
で決まる。
第１ラッチ２１の出力がＨで第２ランチ２３の出力がＬ
の場合は、入力データが高レベルから低レベルに立下り
、その時の高レベルをＰ、で、低レベルをＰ！で取り込
んだ状態で、立下り時にはラッチクロックはＰ２による
取り込みが優先し、ＥはＬとなっている。第１、第２ラ
ッチ２１．２３の各出力がＬの場合は、ＥはＬとなり、
入力データが高レベルから低レベルになってしまった状
態である。第１ラッチ２１の出力がり、第２ラッチ２３
の出力がＨの場合はＥはＬとなり、入力データが低レベ
ルから高レベルに立上り、その低レベルをラッチクロッ
クＰ１で取り込み、高レベルをラッチクロックＰ２で取
り込んだ状態で、立上り時にはラフチクロックＰ、によ
る取り込みが優先し、ＥはＬとなっている。このように
立上りの入力データはラフチクロックＰＩで取り込まれ
た状態が比較結果として出力され、立下りの入力データ
はラッチクロックＰ２で取り込まれた状態が比較結果と
して出力され、常に目的とするタイミングに対する入力
データの基準値との比較結果を出力することができる。
の場合は、入力データが高レベルから低レベルに立下り
、その時の高レベルをＰ、で、低レベルをＰ！で取り込
んだ状態で、立下り時にはラッチクロックはＰ２による
取り込みが優先し、ＥはＬとなっている。第１、第２ラ
ッチ２１．２３の各出力がＬの場合は、ＥはＬとなり、
入力データが高レベルから低レベルになってしまった状
態である。第１ラッチ２１の出力がり、第２ラッチ２３
の出力がＨの場合はＥはＬとなり、入力データが低レベ
ルから高レベルに立上り、その低レベルをラッチクロッ
クＰ１で取り込み、高レベルをラッチクロックＰ２で取
り込んだ状態で、立上り時にはラフチクロックＰ、によ
る取り込みが優先し、ＥはＬとなっている。このように
立上りの入力データはラフチクロックＰＩで取り込まれ
た状態が比較結果として出力され、立下りの入力データ
はラッチクロックＰ２で取り込まれた状態が比較結果と
して出力され、常に目的とするタイミングに対する入力
データの基準値との比較結果を出力することができる。
ＴＬＮ＞ＴＮＬの場合は選択信号Ｓによりオア回路２５
の出力が選択され、第１ラッチ２１の出力と、第２ラッ
チ２３の出力とにより、選択回路２６の出力（比較結果
）Ｅは第５図に示すようになる。
の出力が選択され、第１ラッチ２１の出力と、第２ラッ
チ２３の出力とにより、選択回路２６の出力（比較結果
）Ｅは第５図に示すようになる。
第１ラッチ２１の出力がし、第２ラッチ２３の出力がＨ
の場合は立上り入力データの低レベルをＰｌで第１ラッ
チ２１に取り込み、高レベルをＰ８で第２ラッチ２３に
取り込んだ状態でＰ、による取り込みが優先し、比較結
果はＨとなる。第１ラッチ２１の出力がＨ１第２ラッチ
２３の出力がＬの場合は立下り入力データの高レベルを
Ｐ、で第１ラッチ２１に取り込み、低レベルをＰ、で第
２ラッチ２３に取り込んだ状態でＰｌによる取り込みが
優先し、比較結果はＨとなる。このように立上り入力デ
ータはラフチクロックＰ□で取り込まれた状態が比較結
果として出力され、立下り入力データはラフチクロック
Ｐ１で取り込まれた状態が比較結果として出力され、常
に目的とするタイミングに対する入力データの基準値と
の比較結果を出力することができる。
の場合は立上り入力データの低レベルをＰｌで第１ラッ
チ２１に取り込み、高レベルをＰ８で第２ラッチ２３に
取り込んだ状態でＰ、による取り込みが優先し、比較結
果はＨとなる。第１ラッチ２１の出力がＨ１第２ラッチ
２３の出力がＬの場合は立下り入力データの高レベルを
Ｐ、で第１ラッチ２１に取り込み、低レベルをＰ、で第
２ラッチ２３に取り込んだ状態でＰｌによる取り込みが
優先し、比較結果はＨとなる。このように立上り入力デ
ータはラフチクロックＰ□で取り込まれた状態が比較結
果として出力され、立下り入力データはラフチクロック
Ｐ１で取り込まれた状態が比較結果として出力され、常
に目的とするタイミングに対する入力データの基準値と
の比較結果を出力することができる。
「発明の効果」
以上述べたように、この発明によれば入力データの立上
りから、高レベルを検出できるまでの最小時間ＴＬＮと
、入力データの立下りから、低レベルを検出できるまで
の最小時間ＴＨＬとが異なっていても、常に目的とする
タイミングに対する入力データの基準値との比較結果を
得ることができ、従ってコンパレータ１２、第１、第２
ラッチ２１゜２３として安価なものを使用することがで
き、その他の回路要素も安価なものでよいから、全体と
して安価でしかも精確な比較結果を得ることができる。
りから、高レベルを検出できるまでの最小時間ＴＬＮと
、入力データの立下りから、低レベルを検出できるまで
の最小時間ＴＨＬとが異なっていても、常に目的とする
タイミングに対する入力データの基準値との比較結果を
得ることができ、従ってコンパレータ１２、第１、第２
ラッチ２１゜２３として安価なものを使用することがで
き、その他の回路要素も安価なものでよいから、全体と
して安価でしかも精確な比較結果を得ることができる。
第１図はこの発明の実施例を示すブロック図、第２図は
ＴＬＩＩ＜ＴＮＬの場合の遅延量の決定を説明するため
の図、第３図はＴ ＬＭ ＞ Ｔ ＩＩＬの場合の遅延
量の決定を説明するための図、第４図はＴＬＩＩ＜ＴＭ
Ｌの場合の第１、第２ラッチの各出力と比較結果の関係
を示す図、第５図はＴＬＭ＞ＴＭＬの場合の第１．第２
ラッチの各出力と比較結果の関係を示す図、第６図は従
来の論理レベル比較回路を示すブロック図、第７図は立
上りデータと立下りデータとの各比較結果が得られるま
での時間を説明するための図である。
ＴＬＩＩ＜ＴＮＬの場合の遅延量の決定を説明するため
の図、第３図はＴ ＬＭ ＞ Ｔ ＩＩＬの場合の遅延
量の決定を説明するための図、第４図はＴＬＩＩ＜ＴＭ
Ｌの場合の第１、第２ラッチの各出力と比較結果の関係
を示す図、第５図はＴＬＭ＞ＴＭＬの場合の第１．第２
ラッチの各出力と比較結果の関係を示す図、第６図は従
来の論理レベル比較回路を示すブロック図、第７図は立
上りデータと立下りデータとの各比較結果が得られるま
での時間を説明するための図である。
Claims (1)
- （１）入力データと基準値とを比較するコンパレータと
、 そのコンパレータの出力がラッチクロックでラッチされ
る第１ラッチと、 上記ラッチロックを遅延する遅延素子と、 その遅延素子で遅延されたラッチクロックにより上記コ
ンパレータの出力がラッチされる第２ラッチと、 上記第１、第２ラッチの各出力が供給されるアンド回路
と、 上記第１、第２ラッチの各出力が供給されるオア回路と
、 上記アンド回路の出力と上記オア回路の出力との何れか
を選択して比較結果として出力する選択回路とを有し、 上記入力データが低レベルから高レベルに変化した時に
、その変化時点から、その変化を正しくラッチに取り込
むことができるまでの最小時間Ｔ＿Ｌ＿Ｍと、上記入力
データが高レベルから低レベルに変化した時に、その変
化時点から、その変化を正しくラッチに取り込むことが
できるまでの最小時間Ｔ＿Ｍ＿Ｌとの差｜Ｔ＿Ｌ＿Ｍ−
Ｔ＿Ｍ＿Ｌ｜を上記遅延素子の遅延量とされている論理
レベル比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325284A JP2862297B2 (ja) | 1989-12-15 | 1989-12-15 | 論理レベル比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325284A JP2862297B2 (ja) | 1989-12-15 | 1989-12-15 | 論理レベル比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185364A true JPH03185364A (ja) | 1991-08-13 |
| JP2862297B2 JP2862297B2 (ja) | 1999-03-03 |
Family
ID=18175098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325284A Expired - Lifetime JP2862297B2 (ja) | 1989-12-15 | 1989-12-15 | 論理レベル比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862297B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2432009A (en) * | 2005-11-07 | 2007-05-09 | Fujitsu Ltd | Circuit delay test |
| JP2009092421A (ja) * | 2007-10-04 | 2009-04-30 | Yokogawa Electric Corp | Ｉｃテスタ |
-
1989
- 1989-12-15 JP JP1325284A patent/JP2862297B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2432009A (en) * | 2005-11-07 | 2007-05-09 | Fujitsu Ltd | Circuit delay test |
| US7676718B2 (en) | 2005-11-07 | 2010-03-09 | Fujitsu Limited | Test circuit, method and apparatus for supporting circuit design, and computer product |
| JP2009092421A (ja) * | 2007-10-04 | 2009-04-30 | Yokogawa Electric Corp | Ｉｃテスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2862297B2 (ja) | 1999-03-03 |
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