JPH03173449A - Semiconductor substrate - Google Patents
Semiconductor substrateInfo
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- JPH03173449A JPH03173449A JP1312799A JP31279989A JPH03173449A JP H03173449 A JPH03173449 A JP H03173449A JP 1312799 A JP1312799 A JP 1312799A JP 31279989 A JP31279989 A JP 31279989A JP H03173449 A JPH03173449 A JP H03173449A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板に関し、特に詳細には、複数の集積
回路がその上に形成されている半導体基板に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to semiconductor substrates, and more particularly to semiconductor substrates having a plurality of integrated circuits formed thereon.
半導体集積回路を形成する際、半導体基板(以下ウェー
ハという)に複数の集積回路をホトリソグラフィ、拡散
、イオン注入技術を利用し、形成した後、形成した集積
回路が電気的に正常な状態にあるかどうかをチエツクす
るため、ブローμを用いて電気試験、すなわちプローブ
検査を行っている。When forming semiconductor integrated circuits, multiple integrated circuits are formed on a semiconductor substrate (hereinafter referred to as a wafer) using photolithography, diffusion, and ion implantation techniques, and then the formed integrated circuits are in an electrically normal state. In order to check whether this is the case, we conduct an electrical test using a blow μ, that is, a probe test.
この電気試験の際、ウェーハ上の光学的パターンを利用
して、半導体基板をアライメントし、その集積回路の電
極パッドに探針(以下、プローブという)を当接し、電
気信号を流したり、電気信号を取り出したりしている。During this electrical test, the semiconductor substrate is aligned using the optical pattern on the wafer, and a probe (hereinafter referred to as a probe) is brought into contact with the electrode pad of the integrated circuit to send an electrical signal or I'm taking it out.
そして、−船釣には、ウェーハをブローμにセットする
際、最初は顕微鏡を覗きながら手動にて行い、その後は
、その最初の状態を記憶させておき、ウェーハを自動的
にセットできるようになっている。- When fishing on a boat, when setting the wafer in the blow μ, first do it manually while looking through a microscope, and then store the initial state so that the wafer can be set automatically. It has become.
一般的にウェーハ上に形成された半導体集積回路は同じ
パターンであり、それぞれが数mm四方程度と小さく、
非常に小さい周期で配列されている。そのため、記憶さ
れた最初の状態に基づいて、自動的にセットされても、
検査すべきチップの列がずれ、ウェーハ上のチップ位置
を正確に検査出来ない場合があった。これを防ぐために
、ウェーハ上で一番目に検査されたチップに印をつけ、
後で試験結果をチエツクしなければならなかったり、又
非常に高精度の光学系を用い、ウェーハの自動位置決め
精度を高めなければならなかった。Generally, semiconductor integrated circuits formed on a wafer have the same pattern, and each one is small, about a few mm square.
Arranged in a very small period. Therefore, even if it is automatically set based on the memorized initial state,
There were cases in which the rows of chips to be inspected were shifted, making it impossible to accurately inspect the positions of the chips on the wafer. To prevent this, the first chip to be inspected on the wafer is marked.
Test results had to be checked later, and very high precision optical systems had to be used to increase the accuracy of automatic wafer positioning.
本発明は上記問題点を解決する半導体基板を提供するこ
とを目的とする。An object of the present invention is to provide a semiconductor substrate that solves the above problems.
本発明の半導体基板は、複数の集積回路が形成されてい
る半導体基板であって、複数の半導体チップを個々に分
離するためのスクライブラインと、スクライブラインよ
り広いピッチ間隔を有し、前記スクライブライン上に形
成された識別ラインとを備えたことを特徴とする。A semiconductor substrate of the present invention is a semiconductor substrate on which a plurality of integrated circuits are formed, and has a scribe line for separating a plurality of semiconductor chips individually, and a pitch interval wider than the scribe line, and the scribe line and an identification line formed on the top.
本発明の半導体基板では、先に示すように構成しである
ので、プローブ検査において自動的に基板の位置決めを
行う際、比較的大きなピッチで配置された識別ラインを
参照しつつ行うことができ、る。従って、自動位置決め
におけるピッチずれを防止することができる。Since the semiconductor substrate of the present invention is configured as shown above, when automatically positioning the substrate during probe inspection, it is possible to do so while referring to the identification lines arranged at a relatively large pitch. Ru. Therefore, pitch deviation during automatic positioning can be prevented.
以下図面を参照しつつ本発明に従う実施例について説明
する。Embodiments according to the present invention will be described below with reference to the drawings.
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。Elements with the same reference numerals have the same functions, so duplicate explanations will be omitted.
第1図は本発明に従う一実施例の半導体基板の上面図を
示す。FIG. 1 shows a top view of a semiconductor substrate of an embodiment according to the present invention.
この第1図に示すように、半導体基板1の上には、複数
の集積回路がアレー状に形成されている。As shown in FIG. 1, a plurality of integrated circuits are formed in an array on a semiconductor substrate 1. As shown in FIG.
そして、それぞれの集積回路を分離するためのスクライ
ブライン2が格子状に形成されている。更にこの半導体
基板には、複数の集積回路より構成されるグループ、こ
の第1図に示す例では、横に5個の集積回路、縦に4個
の集積回路、計20個の集積回路で構成されるグループ
A毎に、識別ライン3で区切られている。そしてこの識
別ライン3はスクライブライン2上に形成されている。Further, scribe lines 2 for separating the respective integrated circuits are formed in a grid pattern. Furthermore, on this semiconductor substrate, there is a group consisting of a plurality of integrated circuits, in the example shown in Fig. 1, 5 integrated circuits horizontally and 4 integrated circuits vertically, a total of 20 integrated circuits. Each group A is separated by an identification line 3. This identification line 3 is formed on the scribe line 2.
上記のようなスクライブライン及び識別ラインを半導体
基板上に形成方法の一つとして以下の方法がある。One of the methods for forming the above-mentioned scribe lines and identification lines on a semiconductor substrate is the following method.
近年、半導体素子を半導体基板上に形成する際、縮小投
影型アライナ−を使用し、一定数の塊(4×5)の集積
回路用のフォトマスクを順次位置をずらしながら半導体
基板上に集積回路のパターンを焼き付けている。そこで
、従来はスクライブラインがどの位置でも同じ太さとな
るように、フォトマスクの移動を行っていたが、一定数
の塊の境界部でのスクライブラインが太くなるようにフ
ォトマスクを移動させ、集積回路のパターンを半導体基
板上に焼き付けていけば、第2図(a)に示すように、
縦4チツプ、横5チップ分の大きさの大きさチップが存
在するように、識別ライン3aを形成することができる
。この方法では、従来の製造プロセスを変えることなく
、単に縮小投影型アライナ−で露光する際、フォトマス
クの移動ピッチを従来に対してほんの僅か変えるだけで
、識別ラインを形成することができる。In recent years, when semiconductor elements are formed on a semiconductor substrate, a reduction projection aligner is used to form integrated circuits on the semiconductor substrate by sequentially shifting the positions of a certain number of blocks (4 x 5) of photomasks for integrated circuits. The pattern is burned in. Therefore, conventionally, the photomask was moved so that the scribe line was the same thickness at all positions, but the photomask was moved so that the scribe line at the boundary of a certain number of blocks became thicker. If the circuit pattern is printed on the semiconductor substrate, as shown in Figure 2(a),
The identification line 3a can be formed so that there are chips as large as 4 chips in the vertical direction and 5 chips in the horizontal direction. In this method, identification lines can be formed by simply changing the movement pitch of the photomask slightly compared to the conventional method during exposure using a reduction projection aligner without changing the conventional manufacturing process.
この方法で、識別ラインを形成すると、識別ラインに隣
接する半導体チップの大きさが、その他の半導体チップ
に対して、スクライブライン分だけ大きくなる。When an identification line is formed using this method, the size of the semiconductor chip adjacent to the identification line becomes larger than other semiconductor chips by the scribe line.
上記方法以外の方法としては、第2図(b)に示すよう
に、半導体素子チップの大きさを同じにするため、フォ
トマスクの移動ピッチを従来と同じにし、識別ライン3
bに対応するスクライブラインの反射をなくすように化
学的エツチングを施しておいてもよい。これは半導体素
子チップは通常光沢を有し、光を反射するため、反射し
ない部分は光学的に容易に識別可能であるからである。As a method other than the above method, as shown in FIG. 2(b), in order to make the size of the semiconductor element chip the same, the movement pitch of the photomask is made the same as the conventional one,
Chemical etching may be applied to eliminate the reflection of the scribe line corresponding to b. This is because semiconductor element chips usually have gloss and reflect light, so that non-reflective parts can be easily identified optically.
またこの様に半導体素子チップの所定のスクライブライ
ンを非反射状態にするには、最後のエツチング工程の前
で使用するフォトマスクのパターンの識別ラインに相当
するスクライブラインの部分を変更し、その部分をその
後のエツチング工程でエツチングするようにしておけば
良い。すなわち、単にフォトマスクのパターンの一部を
変えるのみで、製造プロセスを変えることなく識別ライ
ンを形成することができる。In addition, in order to make a predetermined scribe line of a semiconductor element chip non-reflective in this way, the part of the scribe line corresponding to the identification line of the pattern of the photomask used before the final etching process is changed, and the part of the scribe line corresponding to the identification line is changed. What is necessary is to etch it in the subsequent etching process. That is, by simply changing part of the pattern of the photomask, the identification line can be formed without changing the manufacturing process.
また別の方法としては、識別ラインとなるべきスクライ
ブラインに金属を蒸着等して変化をつけてもよい。この
場合には、集積回路の配線パターン用の金属膜を形成し
、配線をパターニングする際、配線用のマスクパターン
において、識別ラインに対応するスクライブラインに相
当する部分が後のエツチング工程で除去されないような
パターンにしておけばよく、製造プロセスを変える必要
がない。Alternatively, a change may be made by depositing metal on the scribe line that is to become the identification line. In this case, when forming a metal film for the wiring pattern of an integrated circuit and patterning the wiring, a portion of the wiring mask pattern corresponding to the scribe line corresponding to the identification line is not removed in the subsequent etching process. It is sufficient to use a similar pattern, and there is no need to change the manufacturing process.
上記いずれの形成方法においても、半導体素子チップの
外端部を変えるだけなので素子の電気的特性をなんら変
化させずに、識別ラインを形成することができる。また
、先に説明したように、従来の製造プロセスを変えず、
かつ既に開発されている半導体素子の回路パターンを変
える必要もなく、単にフォトマスクの周辺部のパターン
形状を変えるだけでよい。In any of the above forming methods, since only the outer end of the semiconductor element chip is changed, the identification line can be formed without changing the electrical characteristics of the element. Also, as explained earlier, without changing the traditional manufacturing process,
Moreover, there is no need to change the circuit pattern of a semiconductor element that has already been developed, and it is sufficient to simply change the pattern shape of the peripheral portion of the photomask.
また、従来より一使用されているフォトマスクをそのま
ま使用しても、識別ライン形成用のマスクを一枚又は2
枚追加するだけで、簡単に識別ラインを形成することが
できる。In addition, even if one conventionally used photomask is used as is, one or two masks for forming identification lines can be used.
Identification lines can be easily formed by simply adding sheets.
上記のように比較的大きな周期で光学的特徴を有する識
別ラインを設け、この識別ラインを利用して位置決めす
ることにより、従来発生していたブロービングの際のピ
ッチズレが防止できブロービングの確度が向上する。As mentioned above, by providing an identification line with optical characteristics at a relatively large period and using this identification line for positioning, pitch deviations that conventionally occur during probing can be prevented and the accuracy of probing can be improved. improves.
本発明は上記実施例に限定されず種々の変形例が考えら
れ得る。The present invention is not limited to the above embodiments, and various modifications may be made.
例えば、上記実施例では、半導体基板をフォトマスクを
順次移動させつつ複数の露光操作で露光し製造する例に
ついて説明しているが、これに限定されず、いわゆる、
半導体基板全体を一度に露光する方法によっても、その
フォトマスクのスクライブラインの一部を変更すること
により、容易に識別ラインを形成することができる。For example, in the above embodiment, an example is described in which a semiconductor substrate is exposed and manufactured by a plurality of exposure operations while sequentially moving a photomask, but the invention is not limited to this, and the so-called
Even with a method in which the entire semiconductor substrate is exposed at once, identification lines can be easily formed by changing part of the scribe line of the photomask.
本発明の半導体基板では、先に説明したように、比較的
大きな周期を有する識別ラインが設けられているので、
ブロービングの際の自動位置決めにおいて、ピッチズレ
を起こさず、ブロービングの確度を高くすることができ
る。As explained above, in the semiconductor substrate of the present invention, since the identification line having a relatively large period is provided,
In automatic positioning during probing, pitch deviation does not occur and the accuracy of probing can be increased.
第1図は本発明に従う一実施例の半導体基板の全体図、
及び第2図は第1図に示す半導体基板の識別ラインを説
明する図である。
1・・・半導体基板、2・・・スクライブライン、3.
3a、3b・・・識別ライン。FIG. 1 is an overall view of a semiconductor substrate of an embodiment according to the present invention;
and FIG. 2 is a diagram illustrating identification lines of the semiconductor substrate shown in FIG. 1. 1... Semiconductor substrate, 2... Scribe line, 3.
3a, 3b...Identification line.
Claims (1)
イブラインと、 前記スクライブのピッチ間隔より広いピッチ間隔を有し
、前記スクライブライン上に形成された識別ラインとを
備えたことを特徴とする半導体基板。[Scope of Claims] A semiconductor substrate on which a plurality of integrated circuits are formed, comprising: a scribe line for separating the plurality of semiconductor chips individually; and a pitch interval wider than a pitch interval of the scribes, A semiconductor substrate comprising: an identification line formed on the line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1312799A JPH03173449A (en) | 1989-12-01 | 1989-12-01 | Semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1312799A JPH03173449A (en) | 1989-12-01 | 1989-12-01 | Semiconductor substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03173449A true JPH03173449A (en) | 1991-07-26 |
Family
ID=18033543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1312799A Pending JPH03173449A (en) | 1989-12-01 | 1989-12-01 | Semiconductor substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03173449A (en) |
-
1989
- 1989-12-01 JP JP1312799A patent/JPH03173449A/en active Pending
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