JPH03168854A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、通信ネットワークを通して異機種情報処理機
器から伝送されてきたデータ列をリアルタイム処理また
はバッチ処理のいずれでも解読するデータ処理装置に関
し、特にその解読結果を少ない端子から出力する新規な
データ処理装置に係わる。

（従来の技術及び発明が解決しようとする課題）通信ネ
ットワークは色々な情報処理機器を接続し、データの相
互利用を可能ならしめるものであり、今日では大規模の
システムインテグレーションを実現する上で欠かせない
ものとなっている。

このようなネットワークに接続される情報処理機器はコ
ンピュータ（ＣＰＵと主記憶）を内蔵し、ネットワーク
を介して伝送されてきたデータ列を高速に解読し、ヘッ
ダ一部の適切な変換処理によってユーザに利用されるよ
うに表示し、印字出力する事を可能にしている。

従来の情報処理機器ではプロトコル解析処理をソフトウ
エアとハードウェアによって処理していたが、データ列
が入れ子構造で何重にも階層化している場合には処理時
間が長くなり、大量のデータ列を次々とスムーズに受け
付けることが出来ないという問題があった。

そこで、ソフトウェアによる処理負担を軽くするために
、最近では、専用ＬＳＩによる高速データ処理装置が開
発されるようになった。それはデータ列を通信回線から
直接に受け付けるとか、主記憶を介して受付け、データ
列のヘッダ一部のＩＤコードやデータ列の長さを検出し
たり、ネスト（入れ子の階層）レベルの計算処理をし、
処理結果を次々に情報処理機器内のホストコンピュータ
側へ出力する。

このデータ処理装置では、データ列を外部から直接に受
け付けるときには、リアルタイム処理が、主記憶を介し
て受け付ける時はバッチ処理が求められる。バッチ処理
においては、主記憶アクセス用のアドレス発生機能を持
つ必要がある。リアルタイム処理においては、データの
コード１つ入力毎にそこまでの処理結果を出力する機能
が求められる。

このようなデータ処理装置の問題はバッチ処理時のアド
レスバスネツクによるものとリアルタイム処理時の出力
端子数ネックによるものとに分かれる。

第２図には、ホストコンピュータ２１０の主記憶とデー
タ処理装置２２０間にデータバス２３０、アドレスバス
２４０１コントロールバス２５０が接続されたシステム
が示されている。このような構或のデータ処理装置とホ
ストコンピュータ間の接続部では、主記憶データを読み
出しながら、データ処理装置から処理結果をホストコン
ピュータに戻すことは出来ない。ましてや、データ処理
をやりながら同時に処理結果を主記憶の別のエリヤに順
次書き込んで行く事も困難である。これがパスネックに
係わる問題である。

次に、データ処理装置の出力するデータ列の解析結果は
データ列の長さやＩＤやネストレベルに関するものであ
り、アドレスのビット数と同じビット幅のデータとなる
事が多い。主記憶から読み出されるデータの幅（主に８
ビット）と異なる。従って、アドレス用端子、入力デー
タ用端子、出力データ用端子などがアドレス空間の増大
と共に増えてきて、ＬＳＩ化を実現する際のパッケージ
の端子数の制限を受ける。この場合には、データパスを
人力用と出力用別々に持つことは現実的ではなくなる。

これが端子ネックに係わる問題である。

したがって、本発明の目的は上記パスネックと端子ネノ
クに係わる問題を解決するデータ処理装置の設計技術を
提供することにある。すなわち、データ列のリアルタイ
ム処理とバッチ処理のいずれをも許す高速のデータ処理
装置を実現する技術を提供することである。

（課題を解決するための手段） したがって、本発明のデータ処理装置は次のように構威
される。

すなわち、第１の発明はアドレス発生手段と、アドレス
発生に同期して外部から送られるデータの人力手段と、
このデータの解析手段と、これの出力する解析結果と前
記アドレスとを時分割で出力するマルチプレクス手段と
、出力内容の識別コード発生手段とを備えたことを特徴
とする。

第２の発明はアドレスの発生手段と、データ入力手段と
、データ解析手段と、アドレスと解析結果とを時分割で
出力するマルチプレクス手段と識別コード発生手段とか
ら或るデータ解析ユニットと、識別コードにしたがって
アドレスと解析結果を振り分けるデマルチプレクスユニ
ットと、これにつながるアドレス出力ユニットおよび解
析結果を記憶するデータ記憶ユニットとを備えたことを
特徴とする。

第３の発明は第１アドレス発生手段と、データ入力手段
と、データ解析手段と、第１アドレスと解析結果とを時
分割で出力するマルチプレクス手段とからなるデータ解
析ユニットと、識別コードに従って第１アドレスと解析
結果を分配するデマルチプレクスユニットと、これにつ
ながる第１アドレスレジスタと解析結果の格納エリヤを
示す第２アドレス発生手段と第１及び第２のアドレスの
時分割出力スイッチ手段とから成るアドレス出力ユニッ
トと、デマルチプレクスユニットにつながる解析結果を
入力する手段と解析ユニットのデータ入力手段にデータ
を渡す手段を有するデータ入出力ユニソトとを備えたこ
とを特徴とする。

第４の発明は、第１と第２のメモリエリヤを持つデータ
記憶ユニットとこれにつながるアドレス出力ユニットと
人力データスイッチと出力データスイッチを含むデータ
入出力ユニットと、前記入力データスイッチに接続され
、入力手段と解析手段とアドレス発生手段とマルチプレ
クス手段と識別コード発生手段からなるデータ解析ユニ
ットと、マルチプレクスユニットの出力をアドレス出力
ユニットとデータ入出力ユニットに分配するデマルチプ
レクスユニットとを備えることを特徴とする。

（実施例） 第１図はデータ処理装置の中のデータ解析ユニットの実
施例の説明図である。バッチ処理の場合にはホストコン
ピュータの主記憶からデータを呼び出すためのアドレス
発生手段１１０（レジスタと加算器などにより構或され
る）を使い、主記憶から呼び出されたデータを入力手段
１２０（ラッチ回路などにより構威される。）で受付け
、ＩＤコードや長さコードをデータ解析手段１３０で解
析し、その解析結果をアドレスと交互にマルチプレクサ
１４０から出力する。この時に、出力データの識別コー
ド出力手段１５０がアドレスであるのか有効な解析結果
であるのか外部に知らせる。

このデータ処理装置においては、主記憶へのアドレスと
解析結果が出力端子を共有している。すなわち、データ
の入力に較べて２倍の速さでマルチプレクサ１４０を切
り替えて、アドレスと解析結果を時分割出力する。第１
図の出力線１６０は、主記憶装置がアドレスを受け付け
てラッチするタイミングにはアドレスを出力し、それ以
外のタイミングでは解析結果を出力する。

解析結果は主記憶には直接書き込めないが、指定された
タイミングで、データコードを変換することには使える
。すなわち、主記憶がら読み出されたデータ列の特定の
ＩＤコードだけを解析結果に従って入れ替えたデータ列
を出力することなどができる。これは最も簡単なプロト
コル変換処理の１つとみなすこともできる。端子１７０
は処理モードを設定する端子であり、モードレジスタ１
７５にモード信号を設定する。信号が１ならバッチ処理
、０ならリアルタイム処理と判定される。この信号はマ
ニュアルで設定されても良いし、コントロールバスから
設定されてもよい。これによって別のコントロールバス
線を制御してもよい。

リアルタイム処理モードの時には、通信回線を通して外
部から送られたデータ列を直接に解析すると共に、その
データ列を主記憶へ書き込んで行くためのアドレスを発
生できる。この場合にも、解析結果は外付けの変換回路
を用いたデータの置き換えに使える。これによって、外
部から送られてきたデータ列の特定ＩＤコードを別のＩ
Ｄコードに変換したデータ列が主記憶上に格納されるこ
とになる。これを表示したり、印字して、利用すること
も可能になる。

ただし、アドレスと解析結果データとの切り替わりのタ
イミングと、アドレス信号以外に解析結呆の中のどれを
出力しているかを外部に知らせるために、出力データに
対して２〜３ビットの識別コードを併せて出力されるよ
うにした。

この構戒によって、少ない出力端子で、アドレス発生と
解析結果の同時出力を許すメリットとが得られる。

この装置でのアドレスとデータの出力のタイムチャート
は第６図に示されている。基本クロツク６１０に同期し
てアドレスが出力される。処理クロツク６２０は倍の周
波数で入力データ６３０を処理し、処理結果６４０を出
力するように与えられる。この処理クロック６２０を使
い、第ｌ図の出力端子１６０はアドレスと処理結果がマ
ルチプレクスされた出力６５０を出力する。これに合わ
せて、識別コード６６０と６６５カＦ出力される。この
実施例では別途出力が有効信号（Ｖａｌｉｄ）Ｖか無効
信号（Ｎｏｎｖａｌｉｄ）Ｎを示す識別コード６６５を
用いている。アドレス信号は出力信号６７０のようにと
り出される。データは書き込み信号６８０のようにとり
出され、書き込み信号６８５が添えられる，。なお、こ
の装置は主記憶からデータを呼び出ス前に、ホストコン
ピュータのＣＰＵに対し、ＤＭＡリクエストを発生し、
そこからＤＭＡアクノレッジ信号を受けて、アドレス発
生を開始するものとしている。

第３図は本発明の第２の実施例の説明図である。

この図において、データ解析ユニット３１０は第１図に
示した構或で同じ機能を持つものである。この部分はＬ
ＳＩ化の時に起こる端子ネックの問題を回避するために
アドレスと解析結果を多重化して出力する。このデータ
解析ユニットの後に、識別コードに従ってアドレスと解
析結果の振り分けを行うデマルチブレクサ３２０と、ア
ドレス出力ユニット３３０と、解析結果のデータ記憶ユ
ニッ｝　３４０とを用意している。第１図との違いは、
アドレスと解析結果を振り分けて、前者をアドレス出力
ユニットを介して主記憶へ送り、後者を解析結果のデー
タ記憶ユニットに蓄えるようにした点である。もちろん
、データ列を主記憶からまたは外部からデータ処理装置
に与える時は適当なサイズに区切って与える必要がある
。端子１７０は処理モード信号の設定とモード制御に使
われる。

リアルタイム処理モードでは、データ列はこのデータ処
理装置で解析され、解析結果がデータ記憶ユニット３４
０に格納され、いっぽう、外部から送られてきたデータ
列はアドレス出力ユニット３３０の発生するアドレスに
従って主記憶に書き込まれる。

バッチ処理モードでは、アドレスユニットがデータ列の
格納された主記憶のアドレスを指定し、主記憶からデー
タ列を読み出し、データ解析ユニッｌ−　３１０で解析
する。バッチ方式の場合には主記憶上のデータ列の中の
解析不要な部分を読み飛ばせるために、処理時間が短く
なる。解析結果は後で、アドレス出力ユニット３３０の
指定するアドレスの主記憶に順次に格納することができ
る。

第４図は本発明の第３の実施例である。この図において
、ＬＳＩチップにまとめられるデータ解析ユニット４１
０とそこでの出力端子ネックを回避するために導入した
デマルチブレクサ４２０は第３図のユニット３１０、３
２０と同じ機能を持ったものであるとする。違いはアド
レス出力ユニット４３０とデータ人出力ユニット４４０
にある。それらを使うことによってデータ列の読み出し
と解析を行いながら、解析結果を主記憶に格納する事を
狙っている。

第３の実施例の特徴は、アドレス出力ユニット４３０が
アドレスバス２４０に対して主記憶の２つのエリヤのア
ドレスを交互に発生できる点と、コントロールバス２５
０に対して読み取り（Ｒ）動作や書き込み（Ｗ）動作の
制御コードも交互に出力するとかＷのみを出力できる点
にある。

データとアドレスの時間的な関係が第７図のタイムチャ
ートに示されている。動作モード７１０の偶数番目がＷ
動作で奇数番目は端子１７０のモード信号によって異な
り、バッチ処理モードならＲ動作、リアルタイム処理モ
ードならＷ動作となる。アドレス出力７３０は主記憶の
２種のアドレスＡｌ，　Ａ２、Ｂｌ，　Ｂ２を交互に発
生する。データ入出力７２０は奇数番目に入力データＤ
Ｉ，　Ｄ２、偶数番目には解析結果のデータｚ１、ｚ２
を出力する。

バッチ処理モードでは主記憶の第１アドレスアクセス時
はＲモードとし、第２アドレスアクセス時はＷモードと
する。また、データ入出力ユニット４４０は主記憶の第
１アドレスアクセス時にデータをデータレジスタ４４２
で受付け、第２アドレスアクセス時にデータレジスタ４
４１から解析結果のデータを主記憶へ送り出す。

リアルタイム処理モードでは、主記憶の第１アドレスア
クセス時も第２アドレスアクセス時も主記憶をＷモード
とする。第１アドレスには外部から送られてきたデータ
列を格納し、第２アドレスには解析結果のデータを格納
する。このためには、モード信号が使われ、データ人出
力ユニットが外部から送られてきたデータをデータレジ
スタ４４２を介してデータ解析ユニット４１０に送ると
共に、データバス２３０に乗せて主記憶の第１アドレス
に送られる。解析結果データの方はデータレジスタ４４
１を介して主記憶の第２アドレスに送られる。

ただし、解析データの中の一部（たとえば８ビット分）
だけがデータバス２３０を介して主記憶に書き込まれる
。したがって、データパス幅が小さいときは、幅の広い
解析結果が転送できなくなる。データパス２３０がｌ６
ビットとか３２ビット幅である時には、読み出し時にそ
の一部しか使わないとしても、書き込み時にデータ幅を
フルに活用できる。

第５図は本発明の第４の実施例である。この図において
は、データ解析ユニット５１０とデマルチブレクサ５２
０はそれぞれ第３図のユニット３１０、３２０と同じで
あるとする。アドレス出力ユニット５３０とデータ人出
力ユニット５４０は第４図の場合とよく似ているが、デ
ータ列と解析結果の記憶に直接に主記憶を使わないで、
代わりにデータ記憶ユニット５６０を内蔵させている事
によって違っている。

すなわち、アドレス出力ユニット５３０はアドレスカウ
ンタ５３５とアドレススイッチ５３７を備え、データ列
解析処理前は主記憶の処理対象を格納している領域から
データ記憶ユニット５６０の第１メモリエリヤヘデータ
列が転送されるように２つのアドレス（アドレスバス２
４０用と記憶ユニット５６０用）を発生し、解析中はデ
ータ記憶ユニット５６０の第１メモリエリヤをＲモード
で、第２メモリエリヤをＷモードでアクセスするアドレ
スを発生し、解析処理後は解析結果をデータ記憶ユニッ
ト５６０の第２エリヤから主記憶に転送するための２つ
のアドレス（バス２４０用とユニット５６０用）を発生
するように切り替゜わる。

また、データ入出力ユニット５４０は人力データスイッ
チ５４５と出力データスイッチ５５０とを持つ。前者は
データ記憶ユニット５６０の第１メモリエリヤヘのデー
タ列の格納と、第１メモリエリヤからデータ解析ユニッ
ト５１０へのデータ列の読み出しの切り替えを行う。後
者はデマルチプレクサ５２０から出力される解析結果の
第２メモリエリヤへの書き込みと、第２メモリエリヤか
ら主記憶へのデータ転送の切替えを行う。

これによって、パスネックを回避させようとしている。

すなわち、処理すべきデータ列を記憶ユニット５６０に
格納しておき、解析結果のデータも一旦は記憶ユニット
５６０に蓄える。これによって、ホストコンピュータは
データ処理装置を磁気ディスクメモリなどと同じように
アクセス出来る。すなわち、ＤＭＡモードでデータ列を
記憶ユニット５６０に転送し、解析処理後に、解析結果
を記憶ユニット５６０から主記憶に読み出すことが出来
る。

データ記憶ユニット５６０でのデータ列の書き込みや解
析結果データの読み出しは簡単であり、記憶ユニットに
対してはアドレス出力ユニット５３ｏ内ニアドレスカウ
ンタ５３５を用意して、それをデータ転送クロック信号
でカウントアップし、カウンタがらアドレスを与える。

アドレスバスに対してはアドレス出力ユニットがデマル
チブレクサ５２０がら来るアドレスをアドレススイッチ
５３７を介して送り出す。

データ記憶ユニット５６０の第１メモリエリヤのデータ
列をデータ解析ユニット５１０に読み出しながら、解析
結果を第２エリヤに書き込むには、マルチブレクサ１４
０やデマルチプレクサ５２０の切り替えクロック信号を
使って、前半でデータ読み出し、後半でデータ書き込み
をすればよい。

以上の説明はバッチ処理の場合であったが、リアルタイ
ム処理モードでは、記憶ユニット５６０の第ｌメモリエ
リヤにロードすべきデータ列を主記憶からでなく、通信
回線を介して外部から受け取る。

それは記憶ユニット５６０に格納するだけでなく主記憶
にも同時に格納できる。そのためには、データ列受け付
けの期間にコントロールバスをＷモードにし、アドレス
出力ユニット５３０から主記憶のアドレスを適宜出せば
よい。一旦、データ列が記憶ユニットに格納された後は
、バッチ処理の場合と同じ処理が行われる。

第８図がデータとアドレスの関係を示すタイムチャート
である。データ転送クロック８１０に従ってアドレス信
号８２０が主記憶に送られる。コントロールバス上の動
作モードはデータロード期間８８１においてはバッチ処
理モードならＲ動作を、リアルタイム処理モードならＷ
動作を示す。これに合わせて、転送データ８４０がデー
タパス上に与えられ、記憶ユニット５６０に格納される
。データ解析期間８８２においては記憶ユニット５６０
に対して読み出しと書き込みデータを交互に含む内部デ
ータ８５０が、メモリエリヤ１と２のアドレス（ａｌ、
ａ２、・・・、ｂｌ，　ｂ２、・・・）を交互に含む内
部アドレス８６０と共に与えられる。エリヤ１と２での
Ｒ動作とＷ動作は切り替え信号８７０に従って交互に切
り替えられる。解析データ出力期間８８３には記憶ユニ
ット５６０内の解析結果はクロック８１０に従って主記
憶へ転送される。

この装置構或の場合、データ列の処理加工に解析結果を
どう使うかはホストコンピュータに任される。解析結果
はデータパス幅の制限を受けないで、すべてデータ記憶
ユニット５６０に格納できる。

複雑なデータ列の解析処理には望ましい構威である。リ
アルタイム処理モードでは、通信回線からはそれほど長
いデータ列が一度に来ることはない。小さく区切られて
いる。また、バッチ処理の時のたとえばＩＭＢ／ｓ以上
の速さには達しない。故に、記憶ユニットのメモリ容量
が小さくても役に立つ。

以上において、主記憶内の処理対象と解析結果を格納す
る領域は必ずしも連続している必要はない。すなわち、
たとえば第３の実施例における、第１のアドレス、第２
のアドレスはいずれも、それぞれ連続している必要はな
い。これは第４の実施例の第１、第２メモリエリアにつ
いても同様である。すなわち、アドレス出力ユニットが
正しいアドレスを発生できれば、これらのエリアが実際
にはマージされていてもなんらさしつかえない。

（発明の効果） 以上説明したように本発明は、データ列の解析処理をバ
ッチ処理モードでもリアルタイム処理モードでも高速に
実行できるようにする時に起こるバスネックと端子ネッ
クの問題を容易に解決する。このようなデータ処理装置
はマルチプレクサ内蔵のＬＳＩチップのデータ解析ユニ
ットと市販のＬＳＩメモリや切り替えスイッチ回路によ
って実現され、ＩＭＢ／ｓｅｃａ度以上の転送レートの
データ列を受け付けると共に、データ列人力に併せて処
理結果を出力するので、待ち時間が完全になくなり、通
信ネットワークで結合された各種情報機器間での各種デ
ータ列（電子メールやメッセージ）の実時間でのやり取
りが可能になる。

なお、データ解析処理のＬＳＩチップの実現に関して、
本発明はメモリの動作速度が、解析プロセッサの情報処
理速度と比較して一般に低速であり、他方アドレスバス
のビット幅はたとえば３２ビットなどと一般に広いこと
に注目するものであり、各種解析プロセッサから出力さ
れる多くの情報をアドレス出力端子から時分割で出力す
るデータ処理装置一般に適用できる。なお、以上の説明
において、データパスは８ビット、アドレスバスは３２
ビットとしたが、一般にはもっと大きくなってもよく、
以上の記載は本発明の範囲を限定するものでない。

【図面の簡単な説明】 第１図、第３図、第４図、第５図は本発明の一実施例を
示すブロック図であり、第２図は情報処理装置における
データ処理装置の位置づけ示すブロック図である。第６
図、第７図、第８図は第１図、第４図、第５図でのデー
タとアドレスの関係を示すタイムチャートである。 図において、 １１０・・・アドレス発生手段、１２０・・・データ入
力手段、１３０・・・データ解析手段、１４０・・・マ
ルチプレクサ、１５０・・・識別コード発生器、１７５
・・・処理モードレジスタ、２１０・・・ホストコンピ
ュータ、２２０・・・データ処理装置、２３０・・・デ
ータパス、２４０・・・アドレスバス、２５０・・・コ
ントロールバス、３１０，　４１０、５１０・・・デー
タ解析ユニット、３２０、４２０、５２０・・・デマル
チプレクサ、３３０、４３０、５３０・・・アドレス出
力ユニット、３４０１５６０．・・データ記憶ユニット
、４４０、５４０・・・データ入出力ユニット、４３Ｌ
　４３２・・・アドレスレジスタ、４３３・・・時分割
出力スイッチ、４４１，　４４２・・・データレジスタ
、５４５、５５０・・・データスイッチ、５３５・・・
アドレスヵウンタ、５３７・・・アドレススイッチ。

Claims (4)

【特許請求の範囲】
1. （１）アドレスの発生手段と、アドレス発生に同期して
   外部から送られるデータの入力手段と、このデータの解
   析手段と、これの出力する解析結果と前記アドレスとを
   アドレス発生より速い時分割で出力するマルチプレクス
   手段と、出力内容の識別コード発生手段とを備えたこと
   を特徴とするデータ処理装置。
2. （２）アドレス発生手段と、データ入力手段と、このデ
   ータの解析手段と、これの出力する解析結果と前記アド
   レスとを時分割で出力するマルチプレクス手段と識別コ
   ード発生手段とから成るデータ解析ユニットと、識別コ
   ードにしたがってアドレスと解析結果を振り分けるデマ
   ルチプレクスユニットと、これにつながるアドレス出力
   ユニットおよび解析結果を記憶するデータ記憶ユニット
   とを備えたことを特徴とするデータ処理装置。
3. （３）第１アドレスの発生手段と、データ入力手段と、
   このデータの解析手段と、これの出力する解析結果と第
   １アドレスとを時分割で出力するマルチプレクス手段と
   識別コード発生手段とからなるデータ解析ユニットと、
   識別コードに従って第１アドレスと前記解析結果を分配
   するデマルチプレクスユニットと、これにつながる第１
   アドレスレジスタと解析結果の格納エリヤを示す第２ア
   ドレス発生手段と第１及び第２のアドレスの時分割出力
   スイッチ手段とから成るアドレス出力ユニットと、デマ
   ルチプレクスユニットにつながり、解析結果を入力する
   手段と解析ユニットのデータ入力手段にデータを渡す手
   段を有するデータ入出力ユニットとを備えたことを特徴
   とするデータ処理装置。
4. （４）第１と第２のメモリエリヤを持つデータ記憶ユニ
   ットとこれにつながるアドレス出力ユニットと入力デー
   タスイッチと出力データスイッチを含むデータ入出力ユ
   ニットと、前記入力データスイッチに接続され、データ
   入力手段と解析手段とアドレス発生手段とマルチプレク
   ス手段と識別コード発生手段からなるデータ解析ユニッ
   トと、マルチプレクスユニットの出力をアドレス出力ユ
   ニットとデータ入出力ユニットに分配するデマルチプレ
   クスユニットとを備えることを特徴とするデータ処理装
   置。