JPH03166748A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、例えば半導体
基板上に形成された各素子を分離するための溝形分離構
造を有する半導体装置の製造方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, for example, a method for manufacturing a semiconductor device having a groove-shaped isolation structure for separating each element formed on a semiconductor substrate. Regarding.
第2A図ないし第2C図はこの種の従来の半導体装置の
製造方法を示す断面工程図である。FIGS. 2A to 2C are cross-sectional process diagrams showing a conventional method of manufacturing this type of semiconductor device.
まず、第2A図を参照して、P一型半導体基板1の表面
にN型不純物をイオン注入によって導入し、熱処理を施
すことにより高不純物濃度のN+型埋込層2を形成する
。その後、このN+型哩め込み層2の上に低不純物濃度
のN一型エピタキシャル層3を形成する。First, referring to FIG. 2A, N-type impurities are introduced into the surface of P-type semiconductor substrate 1 by ion implantation, and heat treatment is performed to form N+-type buried layer 2 with a high impurity concentration. Thereafter, an N1 type epitaxial layer 3 with a low impurity concentration is formed on this N+ type buried layer 2.
次に、第2B図を参照して、N一型エビタキシャル層3
の上に膜厚1μ!n程度の酸化膜4を形成する。この酸
化膜4はその上に堆積され、がっ、バターニングされた
レジスト5をマスクとして選択的にエッチング除去され
る。Next, referring to FIG. 2B, the N-type epitaxial layer 3
1μ film thickness on top! An oxide film 4 having a thickness of about n is formed. This oxide film 4 is deposited thereon and selectively etched away using the patterned resist 5 as a mask.
そして、第2C図に示すように、選択的にエッチング除
去された酸化膜4をマスクとして、基板(N一型エピタ
キシャル層3,N+型埋め込み層2, P 型半導
体基板1)に異方性エッチングを施し、P 型半導体基
板1に達する深さまで溝Gを形成する。Then, as shown in FIG. 2C, anisotropic etching is performed on the substrate (N-type epitaxial layer 3, N+-type buried layer 2, P-type semiconductor substrate 1) using the selectively etched oxide film 4 as a mask. A groove G is formed to a depth that reaches the P type semiconductor substrate 1.
従来の半導体装置の製造方法によれば異なる深さの溝を
形或するときは、各深さの溝に対してそれぞれ1回のレ
ジスト5のパターニング及びそれに続くエッチングの工
程が必要であり、工程数が増加するという問題点があっ
た。また、各深さの溝ごとに形成されるレジスト5のパ
ターンの間にはレジスト5のパターニング技術の精度に
より位置ずれ(マスクずれ)が生じ、各深さの満の間隔
が適切に設定できないという問題点があった。According to the conventional semiconductor device manufacturing method, when forming grooves of different depths, one step of patterning the resist 5 and the subsequent etching process are required for each groove of each depth. The problem was that the number was increasing. Additionally, due to the accuracy of the patterning technology of the resist 5, positional deviations (mask deviations) occur between the patterns of the resist 5 formed for each groove of each depth, making it impossible to set the perfect spacing between each depth appropriately. There was a problem.
この発明は、上記のような問題点を解決するためになさ
れたもので、工程数が少なく、かつ、各深さの溝の間隔
を正確に設定することができる半導体装置の製造方法を
得ることを目的とする。This invention was made to solve the above-mentioned problems, and provides a method for manufacturing a semiconductor device that requires a small number of steps and can accurately set the interval between grooves of each depth. With the goal.
この発明に係る半導体装置の製造方法は、半導体基板を
準備する工程と、前記半導体基板の一主面上全面にマス
ク材を形戊する工程と、前記マスク材の第1の領域に選
択的に高エネルギーかつ高濃度のイオンを注入する工程
と、前記マスク伺の前記第1の領域及び第2の領域を選
択的にエッチングする工程と、前記エッチングされたマ
スク材をマスクとして前記半導体基板をエッチングする
工程とを備えている。A method for manufacturing a semiconductor device according to the present invention includes the steps of preparing a semiconductor substrate, forming a mask material all over one main surface of the semiconductor substrate, and selectively forming a mask material on a first region of the mask material. a step of implanting high energy and high concentration ions, a step of selectively etching the first region and a second region of the mask, and etching the semiconductor substrate using the etched mask material as a mask. It has a process of
この発明においては、半導体基板の一主面上全面に形成
されたマスク材の第1の領域に高エネルギー、かつ、高
濃度のイオンを注入する。次に、マスク材の第1の領域
及び第2の領域を選択的にエッチングすると、マスク材
の第1の領域のエッチングが第2の領域に比べて速く進
み、第1の領域に対応する半導体基板の領域も若干エッ
チングされる。In the present invention, high-energy, high-concentration ions are implanted into a first region of a mask material formed over one main surface of a semiconductor substrate. Next, when the first region and the second region of the mask material are selectively etched, the first region of the mask material is etched faster than the second region, and the semiconductor corresponding to the first region is etched. Areas of the substrate are also slightly etched.
第1A図ないし第IE図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図である。FIGS. 1A to 1E are cross-sectional process diagrams showing an embodiment of the method for manufacturing a semiconductor device according to the present invention.
まず、第IA図に示すように、従来と同様の方法により
P一型半導体基板1上にN+型埋め込み層2を形成し、
その上にN 型エビタキシャル層3を形成する。First, as shown in FIG. IA, an N+ type buried layer 2 is formed on a P type semiconductor substrate 1 by a method similar to the conventional method.
An N-type epitaxial layer 3 is formed thereon.
次に、N一型エピタキシャル層3の表面全面にマスク材
としての酸化膜4を形成する。第IB図に示すように、
酸化膜4上全面にレジスト10を形成し、基板(N一型
エビタキシャル層3,N+型埋め込み層2及びP一型半
導体基板)の深い溝を形成したい領域A(第1の領域)
に対応した領域が窓となるようにレジスト10をバター
ニングする。そして、バターニングされたレジスト10
をマスクとして高エネルギーかつ高濃度のイオン100
を注入する。レジスト10の窓を通してイオン100は
酸化膜4に注入される。酸化膜4はイオン100が注入
されることにより損傷を受ける。この損傷を受けた部分
は次の工程で行われるエッチングにより除去されやすく
なる。Next, an oxide film 4 as a mask material is formed over the entire surface of the N1 type epitaxial layer 3. As shown in Figure IB,
A resist 10 is formed on the entire surface of the oxide film 4, and a region A (first region) in which a deep groove is desired to be formed in the substrate (N1 type epitaxial layer 3, N+ type buried layer 2, and P1 type semiconductor substrate)
The resist 10 is patterned so that the area corresponding to the area becomes a window. And the patterned resist 10
100 high energy and high concentration ions using as a mask
inject. Ions 100 are implanted into the oxide film 4 through the window of the resist 10. The oxide film 4 is damaged by the implantation of the ions 100. This damaged portion can be easily removed by etching in the next step.
次にレジスト10を除去し、酸化膜4の表面全面に新た
にレジスト5を形戊する。そして、第■C図に示すよう
に基板の深い溝を形成したい領域A及び浅い溝を形成し
たい領域B(第2の領域)が窓となるようにレジスト5
をバターニングする,次に、バターニングされたレジス
ト5をマスクとして酸化膜4にエッチングを施す。この
とき、イオン100により損傷を受けている部分はエッ
チングレートが高いため、第ID図に示すように領域A
のN一型エピタキシャル層3の一部もエッチングされる
。Next, the resist 10 is removed and a new resist 5 is formed over the entire surface of the oxide film 4. Then, as shown in FIG.
Next, the oxide film 4 is etched using the patterned resist 5 as a mask. At this time, since the etching rate is high in the part damaged by the ions 100, the area A is shown in FIG.
A part of the N-type epitaxial layer 3 is also etched.
次に、レジスト5を除去し、酸化膜4をマスクとして異
方性エッチングを施す。すると、領域A,Bに溝が形成
されていく。領域Aの溝がP一型半導体基板1に達した
時点で異方性エッチングを中止する。領域Aにおいては
前述のように酸化膜4のエッチング時点で若干N一型エ
ピタキシャル層3がエッチングされているので、領域A
に形成された溝の方が領域Bに形成された溝よりも深く
なる。Next, the resist 5 is removed and anisotropic etching is performed using the oxide film 4 as a mask. Then, grooves are formed in areas A and B. The anisotropic etching is stopped when the groove in region A reaches the P-type semiconductor substrate 1. In region A, the N-type epitaxial layer 3 has been slightly etched at the time of etching the oxide film 4 as described above.
The groove formed in region B is deeper than the groove formed in region B.
この実施例によれば、一回のレジスト5のバタニング及
びそれに続く一回の異方性エッチングにより深さの異な
る溝を形或できるので、処理工程の簡略化が図れる。ま
た、一回のレジスト5のパターニングで済むので、マス
クずれが生じることがなく、各深さの溝の間隔を正確に
設定することができる。さらに、従来においては異なる
深さの溝を形成し、該溝に絶縁処理を施し、絶縁分離満
とする場合、同じ深さの溝を形成するごとに絶縁処理を
施していたが、上記実施例では、深さの異なる溝を同時
に形成できるので、構の形成後一度に絶縁処理ができ、
処理工程の簡略化が図れる。According to this embodiment, grooves with different depths can be formed by one-time buttering of the resist 5 and one subsequent anisotropic etching, thereby simplifying the processing steps. Furthermore, since the resist 5 only needs to be patterned once, mask misalignment does not occur, and the intervals between the grooves at each depth can be set accurately. Furthermore, in the past, when grooves of different depths were formed and the grooves were subjected to insulation treatment to achieve insulation, insulation treatment was performed each time a groove of the same depth was formed. Since grooves of different depths can be formed at the same time, insulation can be done at once after forming the structure.
The processing steps can be simplified.
以上のようにこの発明によれば、マスク材の第1の領域
に選択的に高エネルギーかつ高濃度のイオンを注入する
工程を設けたので、マスク材の第1の領域及び第2の領
域を選択的にエッチングすると、マスク材の第1の領域
のエッチングが第2の領域に比べて速く進み、第1の領
域に対応する半導体基板も若干エッチングされる。その
結果、エッチングされたマスク材をマスクとして半導体
基板をエッチングすると、第1の領域に形成される溝の
方が第2の領域に形威される溝より深くなり、一回のマ
スク材のパターニング及び一回の半導体基板のエッチン
グにより深さの異なる溝を形成することができ、処理工
程を簡略化することができるという効果がある。また、
マスク材のバタニングが一回なので、マスクずれが生じ
ることがなく、各深さの溝の間隔を正確に設定できると
いう効果がある。As described above, according to the present invention, since the step of selectively implanting high-energy and high-concentration ions into the first region of the mask material, the first region and the second region of the mask material are When selectively etched, the first region of the mask material is etched faster than the second region, and the semiconductor substrate corresponding to the first region is also slightly etched. As a result, when a semiconductor substrate is etched using the etched mask material as a mask, the grooves formed in the first region are deeper than the grooves formed in the second region, and the patterning of the mask material at one time is Also, trenches with different depths can be formed by etching the semiconductor substrate once, and the processing steps can be simplified. Also,
Since the mask material is battened only once, there is no possibility of mask displacement and the effect is that the intervals between the grooves at each depth can be set accurately.
第IA図ないし第1E図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面]二程図、第2A図ない
し第2C図は従来の半導体装置の製造方法を説明するた
めの断面工程図である。
図において、1はP 型半導体基板、2はN+型埋め込
み層、3はN一型エビタキシャル層、4は酸化膜、10
0はイオン、Aは第1の領域、Bは第2の領域である。
なお、各図中同一符号は同一または相当部分を示す。FIGS. IA to 1E are cross sections showing an embodiment of the method for manufacturing a semiconductor device according to the present invention. FIGS. 2A to 2C are cross sections for explaining a conventional method for manufacturing a semiconductor device. It is a process diagram. In the figure, 1 is a P-type semiconductor substrate, 2 is an N+-type buried layer, 3 is an N-type epitaxial layer, 4 is an oxide film, and 10
0 is an ion, A is a first region, and B is a second region. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
程と、 前記マスク材の第1の領域に選択的に高エネルギーかつ
高濃度のイオンを注入する工程と、前記マスク材の前記
第1の領域及び第2の領域を選択的にエッチングする工
程と、 前記エッチングされたマスク材をマスクとして前記半導
体基板をエッチングする工程とを備えた半導体装置の製
造方法。(1) A step of preparing a semiconductor substrate, a step of forming a mask material all over one main surface of the semiconductor substrate, and selectively implanting high-energy and high-concentration ions into a first region of the mask material. selectively etching the first region and second region of the mask material; and etching the semiconductor substrate using the etched mask material as a mask. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30800989A JPH03166748A (en) | 1989-11-27 | 1989-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30800989A JPH03166748A (en) | 1989-11-27 | 1989-11-27 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03166748A true JPH03166748A (en) | 1991-07-18 |
Family
ID=17975796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30800989A Pending JPH03166748A (en) | 1989-11-27 | 1989-11-27 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03166748A (en) |
-
1989
- 1989-11-27 JP JP30800989A patent/JPH03166748A/en active Pending
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