JPH0315767B2 - - Google Patents
Info
- Publication number
- JPH0315767B2 JPH0315767B2 JP57115194A JP11519482A JPH0315767B2 JP H0315767 B2 JPH0315767 B2 JP H0315767B2 JP 57115194 A JP57115194 A JP 57115194A JP 11519482 A JP11519482 A JP 11519482A JP H0315767 B2 JPH0315767 B2 JP H0315767B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power supply
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 24
- 230000014759 maintenance of location Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ等のメモリ回路
を有する電子回路に印加される電源が、メモリ回
路のメモリ保持電圧以下になつたことを検出する
回路に関し、特にコンデンサによつてバツクアツ
プされたものに於いて、停電からの復帰時にコン
デンサの端子電圧がメモリ保持電圧以上になつて
いるかを検出する回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit that detects when a power supply applied to an electronic circuit having a memory circuit such as a microcomputer becomes lower than the memory holding voltage of the memory circuit, and particularly relates to a circuit that detects when a power supply applied to an electronic circuit having a memory circuit such as a microcomputer becomes lower than the memory holding voltage of the memory circuit. The present invention relates to a circuit that detects whether the terminal voltage of a capacitor exceeds a memory retention voltage upon recovery from a power outage.
一般に、マイクロコンピユータ等の電子回路
は、電源投入時に初期設定回路によつて、内部回
路が初期設定される。通常、マイクロコンピユー
タ等の初期設定は、内部回路がリセツトされると
共に、メモリ回路（例えばRAM）のデータが所
定の値に書き変えられる。従つて、停電があつた
場合には、記憶されていたデータがすべて消えて
しまう。そこで、メモリ回路の内容をバツテリー
あるいは、大容量のコンデンサでバツクアツプ
し、停電時でも記憶されたデータを保持すること
が行なわれる。この場合、マイクロコンピユータ
等の動作そのものをバツクアツプするためには、
マイクロコンピユータ等の動作電圧以上の電圧で
バツクアツプしなければならないので、バツクア
ツプのためのバツテリーあるいはコンデンサが大
型になる。また、Ｃ−MOSのマイクロコンピユ
ータ等に内蔵されるスタテイツクRAMの場合に
は、メモリの保持電圧が低く、通常VTP又はVTN
又は（VTPはＰチヤンネルMOSトランジスタ、
VTNはＮチヤンネルMOSトランジスタのスレツ
シヨルド電圧）程度の電源までデータを保持でき
るので、バツクアツプ電圧が低くくても良い。と
ころが、停電復帰時に、メモリが保持されている
にもかかわらず、初期設定回路が働くと保持され
たデータが消されてしまうので、その対策が必要
であつた。 Generally, the internal circuits of electronic circuits such as microcomputers are initialized by an initial setting circuit when the power is turned on. Normally, when initializing a microcomputer, etc., the internal circuit is reset and the data in the memory circuit (for example, RAM) is rewritten to a predetermined value. Therefore, in the event of a power outage, all stored data will be lost. Therefore, the contents of the memory circuit are backed up with a battery or a large capacity capacitor to retain the stored data even in the event of a power outage. In this case, in order to back up the operation of the microcomputer, etc.,
Since backup must be performed at a voltage higher than the operating voltage of a microcomputer, etc., the battery or capacitor for backup becomes large. In addition, in the case of static RAM built into C-MOS microcomputers, etc., the memory holding voltage is low, and usually V TP or V TN
or (V TP is a P channel MOS transistor,
Since VTN can hold data up to a power supply of about the threshold voltage of an N-channel MOS transistor, the backup voltage does not need to be low. However, even though the memory is retained when the power is restored, if the initial setting circuit operates, the retained data will be erased, so a countermeasure was needed.
本発明は上述した点に鑑みて為されたものであ
り、電源電圧を電源とし、各々の入力がたすきが
けされる第１及び第２のトランジスタと、電源電
圧の立ち上がり時、第２のトランジスタを先にオ
ン状態とするための回路手段と、バツクアツプ用
のコンデンサの端子電圧が印加され、その電圧と
メモリ保持電圧とを比較する検出手段と、第２の
トランジスタと直列接続され検出手段によつて制
御される第３のトランジスタとを備え、電源印加
時にバツクアツプ用のコンデンサの端子電圧がメ
モリ保持電圧以上である場合所定レベルの出力を
発生するメモリ保持電圧検出回路を提供するもの
である。以下図面を参照して本発明の実施例を説
明する。 The present invention has been made in view of the above-mentioned points, and includes first and second transistors whose inputs are crossed, using a power supply voltage as a power supply, and when the power supply voltage rises, the second transistor is activated. A circuit means for first turning it on, a detection means to which the terminal voltage of the backup capacitor is applied and compares the voltage with the memory retention voltage, and a detection means connected in series with the second transistor. The present invention provides a memory retention voltage detection circuit which includes a controlled third transistor and generates an output at a predetermined level when the terminal voltage of the backup capacitor is equal to or higher than the memory retention voltage when power is applied. Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の実施例を示す回路図である。
電源トランス１の一次側には、商用電源AC100V
が印加され、２次側の比較的低電圧、例えば6V
〜8V程度に変圧された電圧は、整流及び定電圧
回路２に印加され、例えば、５、6Vの直流電圧
に変換され、電源電圧ライン３に出力される。ま
た、電源電圧ライン３の電圧は逆流防止用ダイオ
ード４を介してバツクアツプコンデンサ５及びマ
イクロコンピユータ６の電源端子VDDに印加され
るが、その電圧は逆流防止用ダイオード４の立ち
上がり電圧0.6V減少した電圧、即ち5.0Vとなつ
ている。 FIG. 1 is a circuit diagram showing an embodiment of the present invention.
The primary side of power transformer 1 has a commercial power supply of AC100V.
is applied, and a relatively low voltage on the secondary side, e.g. 6V
The voltage transformed to approximately 8 V is applied to a rectifier and constant voltage circuit 2, converted to a DC voltage of, for example, 5 or 6 V, and output to a power supply voltage line 3. In addition, the voltage of the power supply voltage line 3 is applied to the backup capacitor 5 and the power supply terminal V DD of the microcomputer 6 via the reverse current prevention diode 4, but the voltage decreases by 0.6V at the rising voltage of the reverse current prevention diode 4. The voltage is 5.0V.
電源電圧ライン３と接地間には、抵抗R1と第
１のトランジスタ７とが直列接続され、更に抵抗
R4、ダイオード１０、第３のトランジスタ９及
び第２のトランジスタ８が直列接続されている。
第１、第２及び第３のトランジスタ７，８，９は
NPN型が用いられ、第１のトランジスタ７のベ
ースには、抵抗R4とダイオード１０の接続点の
電圧を抵抗R2及びR3で分割した電圧が印加され、
一方、第２のトランジスタ８のベースには、抵抗
R1と第１のトランジスタ７のコレクタとの接続
点の電圧を抵抗R5及びR6で分割した電圧が印加
される。即ち、第１及び第２のトランジスタ７，
８の各出力が各々他方の入力に印加される、所謂
たすきがけ接続され、双安定マルチバイブレータ
回路を構成している。また、抵抗R1，R5，R6と
抵抗R4，R2，R3は、電源電圧の立ち上がり時に、
第２のトランジスタ８が第１のトランジスタ７よ
り先にオン状態となる為の回路手段を構成し、第
２のトランジスタ８のベースに印加される電圧が
第１のトランジスタ７のベースに印加される電圧
より大きくなる様に、抵抗比を決定する。本実施
例の場合、R1＝10KΩ、R5＝100KΩ、R6＝500K
Ωとし、一方、R4＝R2＝R3＝100Ωとし、第１の
トランジスタ７のベースには電源電圧の1/3の電
圧、第２のトランジスタ８には電源電圧の約5/6
の電圧が、、立ち上がり時に印加される様にして
いる。 A resistor R 1 and a first transistor 7 are connected in series between the power supply voltage line 3 and the ground, and a resistor R 1 and a first transistor 7 are connected in series.
R 4 , the diode 10, the third transistor 9 and the second transistor 8 are connected in series.
The first, second and third transistors 7, 8, 9 are
An NPN type is used, and a voltage obtained by dividing the voltage at the connection point of the resistor R 4 and the diode 10 by the resistors R 2 and R 3 is applied to the base of the first transistor 7.
On the other hand, a resistor is connected to the base of the second transistor 8.
A voltage obtained by dividing the voltage at the connection point between R1 and the collector of the first transistor 7 by resistors R5 and R6 is applied. That is, the first and second transistors 7,
Each output of 8 is applied to the input of the other, so-called cross-connection, and a bistable multivibrator circuit is constructed. Also, resistors R1, R 5 , R 6 and resistors R 4 , R 2 , R 3 are connected when the power supply voltage rises.
The second transistor 8 constitutes circuit means for turning on before the first transistor 7, and the voltage applied to the base of the second transistor 8 is applied to the base of the first transistor 7. Determine the resistance ratio so that it is greater than the voltage. In this example, R 1 = 10KΩ, R 5 = 100KΩ, R 6 = 500K
Ω, and on the other hand, R 4 = R 2 = R 3 = 100 Ω, the base of the first transistor 7 has a voltage of 1/3 of the power supply voltage, and the base of the second transistor 8 has a voltage of about 5/6 of the power supply voltage.
The voltage is applied at the time of rising.
第３のトランジスタ９のベースには、バツクア
ツプコンデンサ５の端子電圧が抵抗R8及び３個
のダイオード１１を介して印加され、ベース−エ
ミツタ間には抵抗R7が接続されている。３個の
ダイオード１１はバツクアツプコンデンサ５の端
子電圧がマイクロコンピユータ６のメモリ保持電
圧以下であるか、あるいはそれ以上であるかを検
出する検出手段であり、ダイオード１１の立ち上
がり電圧の和と、第３のトランジスタ９のベース
−エミツタ間の立ち上がり電圧を用いて、メモリ
保持電圧を得ている。例えば、ダイオード１１の
立ち上がり電圧とベス−エミツタ間の立ち上がり
電圧が、共に0.52Vであるとすると、全体では
2.08Vとなる。即ち、第２のトランジスタ８がオ
ン状態に於いて、バツクアツプコンデンサ５の端
子電圧が2.08V以上であれば、抵抗R8及びダイオ
ード１１を介してベース電流が流れて第３のトラ
ンジスタ９がオン状態になり、一方、2.08V以下
であるとベース電流が流れず第３のトランジスタ
９はオン状態とはならない。通常、マイクロコン
ピユータ６のメモリ保持電圧は、メモリを構成す
るＮチヤンネルMOS、あるいはＰチヤンネル
MOSのスレツシヨルド電圧程度であり、約2.0V
程度となつている。従つて、前述の如く、2.08V
を基準として検出することにより、メモリが保持
されているか否かが検出できる。その出力信号は
第１のトランジスタ７のコレクタ電圧から取り出
され、マイクロコンピユータ６のホールド−リセ
ツト端子Ｈ／Ｒに印加される。 The terminal voltage of the backup capacitor 5 is applied to the base of the third transistor 9 via a resistor R8 and three diodes 11, and a resistor R7 is connected between the base and the emitter. The three diodes 11 are detection means for detecting whether the terminal voltage of the backup capacitor 5 is lower than or higher than the memory retention voltage of the microcomputer 6. The memory retention voltage is obtained using the rising voltage between the base and emitter of the transistor 9 of No. 3. For example, if the rising voltage of diode 11 and the rising voltage between the base and emitter are both 0.52V, the overall
It becomes 2.08V. That is, when the second transistor 8 is on, if the terminal voltage of the backup capacitor 5 is 2.08V or more, the base current flows through the resistor R8 and the diode 11, and the third transistor 9 is turned on. On the other hand, if the voltage is below 2.08V, the base current will not flow and the third transistor 9 will not be turned on. Normally, the memory retention voltage of the microcomputer 6 is determined by the N-channel MOS or P-channel MOS that constitutes the memory.
It is about the threshold voltage of MOS, approximately 2.0V.
It has become a degree. Therefore, as mentioned above, 2.08V
By detecting this as a reference, it is possible to detect whether or not the memory is held. Its output signal is taken from the collector voltage of the first transistor 7 and applied to the hold-reset terminal H/R of the microcomputer 6.
第３のトランジスタ９のコレクタに接続される
ダイオード１０は、停電時に於いて、バツクアツ
プコンデンサ５から抵抗R8、ダイオード１１及
びベースコレクタ間を介して、電源電圧ライン３
に電流が逆流するのを防止するものである。 A diode 10 connected to the collector of the third transistor 9 is connected to the power supply voltage line 3 via the backup capacitor 5, the resistor R 8 , the diode 11, and the base collector during a power outage.
This prevents current from flowing backwards.
次に、第１図に示された実施例の動作を第２図
ａ及びｂの波形図を参照して説明する。先ず、バ
ツクアツプコンデンサ５に電荷が充電されてない
場合、時間t1に於いて、電源が投入されると、電
源電圧ライン３の電圧は、第２図ａの実線で示さ
れる如く上昇し、またバツクアツプコンデンサ５
の端子電圧は、その充電とともに破線の如く上昇
する。この場合、最初の状態では、第１及び第２
のトランジスタ８はオフ状態であるので、出力
VOUTの電圧は第２図ｂの如く、電源電圧の立ち
上がりと共に上昇する。そして、前述した如く、
第２のトランジスタ８のベースに印加される電圧
は、第１のトランジスタ７のベースに印加される
電圧より大きいため、第２のトランジスタ８が先
にオン状態となる。ところが、バツクアツプコン
デンサ５の端子電圧は基準値2.08V以下であるた
め、第３のトランジスタ９はオフ状態にあり、抵
抗R4とダイオード１０の接続点の電圧は、電源
電圧の立ち上がりと共に上昇する。そして、第１
のトランジスタ７のベース電圧が立ち上がり電圧
VBEになると第１のトランジスタ７がオン状態と
なり、出力VOUTの電圧は接地レベルになる。（第
２図ｂのt2）このとき、第２のトランジスタ８の
ベース電圧も接地レベルとなるため、第２のトラ
ンジスタ８はオフ状態となる。この様にして、バ
ツクアツプコンデンサ５の端子電圧が5.0Vにな
つた場合、マイクロコンピユータ６は動作を開始
し、ホールド−リセツト端子Ｈ／Ｒに印加される
信号が接地レベルであることによつて、内部をリ
セツトすると共に、メモリを初期状態に書き変え
る。 Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to the waveform diagrams in FIGS. 2a and 2b. First, when the backup capacitor 5 is not charged, when the power is turned on at time t1 , the voltage of the power supply voltage line 3 rises as shown by the solid line in FIG. 2a, Also, the backup capacitor 5
The terminal voltage of the battery increases as shown by the broken line as the battery charges. In this case, in the initial state, the first and second
Since transistor 8 is in the off state, the output
The voltage of V OUT increases as the power supply voltage rises, as shown in FIG. 2b. And, as mentioned above,
Since the voltage applied to the base of the second transistor 8 is higher than the voltage applied to the base of the first transistor 7, the second transistor 8 is turned on first. However, since the terminal voltage of the backup capacitor 5 is below the reference value of 2.08V, the third transistor 9 is in an off state, and the voltage at the connection point between the resistor R 4 and the diode 10 increases as the power supply voltage rises. . And the first
The base voltage of transistor 7 is the rising voltage
When V BE is reached, the first transistor 7 is turned on, and the voltage of the output V OUT becomes the ground level. (t 2 in FIG. 2b) At this time, the base voltage of the second transistor 8 also becomes the ground level, so the second transistor 8 is turned off. In this way, when the terminal voltage of the backup capacitor 5 reaches 5.0V, the microcomputer 6 starts operating, and the signal applied to the hold-reset terminal H/R is at the ground level. , resets the internals and rewrites the memory to its initial state.
次に、マイクロコンピユータ６の動作中に、時
間t3で停電した場合、電源電圧ライン３の電圧
は、第２図の如く下降するが、バツクアツプコン
デンサ５の端子電圧は徐々に減少し、メモリのバ
ツクアツプを行なう。電源電圧ライン３の電圧が
十分に下降して第１及び第２のトランジスタ７，
８の動作電圧以下、即ち、ベース電流の流れなく
なる電圧になると、第１及び第２のトランジスタ
７，８は共にオフ状態となり、出力VOUTの電圧
は、その時の電源電圧になつた後、減少する。
（第２図bt4及びt5）そして、t6に於いて、停電か
ら復帰すると、前記した如く、第２のトランジス
タ８が先にオン状態となる。このとき、バツクア
ツプコンデンサ５の端子電圧が2.08V以上である
と、第３のトランジスタ９にはダイオード１１を
介してベース電流が流れるので第３のトランジス
タ９はオン状態になり、抵抗R4とダイオード１
０の接続点の電圧を接地レベルに引き下げる。従
つて、第１のトランジスタ７はオフ状態のままと
なり、出力VOUTは、電源電圧ライン３の電圧の
立ち上がりと共に、第２図ｂの如く上昇する。こ
の場合、マイクロコンピユータ６は、動作を再開
するが、ホールド−リセツト端子Ｈ／Ｒに印加さ
れた電圧が電源電圧レベルであることにより、メ
モリの初期設定は実行せず、中断したプログラム
を続けて実行する。 Next, if a power failure occurs at time t3 while the microcomputer 6 is operating, the voltage on the power supply voltage line 3 will drop as shown in FIG. 2, but the terminal voltage of the backup capacitor 5 will gradually decrease and the memory Perform a backup. When the voltage of the power supply voltage line 3 drops sufficiently, the first and second transistors 7,
When the operating voltage of V OUT becomes lower than the operating voltage of 8, that is, the voltage at which the base current no longer flows, both the first and second transistors 7 and 8 turn off, and the voltage of the output V OUT decreases after reaching the current power supply voltage. do.
(bt 4 and t 5 in FIG. 2) Then, at t 6 , when the power is restored from the power failure, the second transistor 8 is turned on first, as described above. At this time, if the terminal voltage of the backup capacitor 5 is 2.08V or more, the base current flows through the third transistor 9 via the diode 11, so the third transistor 9 is turned on, and the resistor R4 and diode 1
0 connection to ground level. Therefore, the first transistor 7 remains in the off state, and the output V OUT rises as the voltage on the power supply voltage line 3 rises as shown in FIG. 2b. In this case, the microcomputer 6 resumes operation, but since the voltage applied to the hold-reset terminal H/R is at the power supply voltage level, the memory initialization is not executed and the interrupted program is continued. Execute.
一方、t7に於いて停電し、バツクアツプコンデ
ンサ５の端子電圧が2.08V以下になつた後、t8に
於いて停電復帰した場合には、初期状態と同じ
く、第２のトランジスタ８がオン状態となつたと
き、第３のトランジスタ９にはベース電流は流れ
ず、オフ状態にあるため、次に第１のトランジス
タ７がオン状態となり、出力VOUTは接地レベル
の出力となる。この時、マイクロコンピユータ６
は内部回路のリセツトと共にメモリの初期設定を
行なう。 On the other hand, if there is a power outage at t7 and the terminal voltage of the backup capacitor 5 drops below 2.08V, and then the power is restored at t8 , the second transistor 8 is turned on as in the initial state. When this occurs, no base current flows through the third transistor 9 and it is in the off state, so the first transistor 7 is then turned on and the output V OUT becomes the ground level output. At this time, microcomputer 6
resets the internal circuitry and initializes the memory.
上述の如く、本発明によれば、電源投入時ある
いは停電復帰時に、バツクアツプコンデンサの端
子電圧がメモリ保持電圧以上であることを検出
し、所定のレベルの信号を出力することができる
ものであり、この信号を用いれば、保持されてい
たデータを不用意に消すこともなくなる。 As described above, according to the present invention, it is possible to detect that the terminal voltage of the backup capacitor is higher than the memory retention voltage when the power is turned on or when the power is restored, and output a signal at a predetermined level. If this signal is used, the held data will not be erased inadvertently.
第１図は本発明の実施例を示す回路図、第２図
は第１図に示された実施例の電圧波形図である。
１……電源トランス、２……整流及び定電圧回
路、３……電源電圧ライン、４……逆流防止用ダ
イオード、５……バツクアツプコンデンサ、６…
…マイクロコンピユータ、７……第１のトランジ
スタ、８……第２のトランジスタ、９……第３の
トランジスタ、１０……ダイオード、１１……ダ
イオード。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a voltage waveform diagram of the embodiment shown in FIG. 1... Power transformer, 2... Rectifier and constant voltage circuit, 3... Power supply voltage line, 4... Backflow prevention diode, 5... Backup capacitor, 6...
...Microcomputer, 7...First transistor, 8...Second transistor, 9...Third transistor, 10...Diode, 11...Diode.
Claims (1)
ツクアツプ用コンデンサに印加され、該コンデン
サの端子電圧が、少なくともメモリ回路を有する
電子回路に印加される構成に於いて、前記電源電
圧を電源とし、各々の入出力がたすきがけされる
第１及び第２のトランジスタと、前記電源電圧の
立ち上がり時、前記第２のトランジスタを先にオ
ン状態にする回路手段と、前記コンデンサの端子
電圧が印加され、前記メモリ回路のメモリ保持電
圧に対し前記バツクアツプ用コンデンサの端子電
圧を比較する検出手段と、前記第２のトランジス
タと直列接続され前記検出手段によつて制御され
る第３のトランジスタとを備え、前記電源の印加
時に前記コンデンサの端子電圧がメモリ保持電圧
以上である場合所定レベルの出力を発生すること
を特徴とするメモリ保持電圧検出回路。1. In a configuration in which a power supply voltage is applied to a backup capacitor via a backflow prevention diode, and the terminal voltage of the capacitor is applied to an electronic circuit having at least a memory circuit, the power supply voltage is used as a power supply, and each first and second transistors whose inputs and outputs cross each other; circuit means that turns on the second transistor first when the power supply voltage rises; and a terminal voltage of the capacitor that is applied to the memory. A detection means for comparing the terminal voltage of the backup capacitor with a memory holding voltage of the circuit, and a third transistor connected in series with the second transistor and controlled by the detection means, A memory retention voltage detection circuit, characterized in that it generates an output at a predetermined level when the terminal voltage of the capacitor is equal to or higher than the memory retention voltage when applied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (en) | 1982-07-01 | 1982-07-01 | Memory holding voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (en) | 1982-07-01 | 1982-07-01 | Memory holding voltage detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595325A JPS595325A (en) | 1984-01-12 |
| JPH0315767B2 true JPH0315767B2 (en) | 1991-03-01 |
Family
ID=14656678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115194A Granted JPS595325A (en) | 1982-07-01 | 1982-07-01 | Memory holding voltage detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595325A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743622B2 (en) * | 1985-11-19 | 1995-05-15 | シャープ株式会社 | Memory backup system |
| JPH0720759Y2 (en) * | 1990-01-31 | 1995-05-15 | 大崎電気工業株式会社 | Power supply circuit with power failure compensation malfunction prevention function |
| JP4830554B2 (en) * | 2006-03-13 | 2011-12-07 | パナソニック電工株式会社 | Western style bathtub and its manufacturing method |
-
1982
- 1982-07-01 JP JP57115194A patent/JPS595325A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595325A (en) | 1984-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0630529A (en) | Charging control apparatus of storage battery | |
| JPH06208423A (en) | Power supply circuit | |
| CA2164036C (en) | Reset circuit with variable delay | |
| JPH0315767B2 (en) | ||
| US4845467A (en) | Keyboard having microcomputerized encoder | |
| JPS6315954Y2 (en) | ||
| US4764839A (en) | Low voltage reset circuit | |
| JPH0313784Y2 (en) | ||
| JPH0342496Y2 (en) | ||
| JPH063454Y2 (en) | Memory backup circuit | |
| JPH0311745Y2 (en) | ||
| JPS59146349A (en) | Automatic reset system of microcomputer | |
| JPH086674A (en) | Power source detecting circuit | |
| JP2587705Y2 (en) | CPU reset circuit and hot-wire detector using the same | |
| JPH0317474Y2 (en) | ||
| JPH054022Y2 (en) | ||
| JPH0720759Y2 (en) | Power supply circuit with power failure compensation malfunction prevention function | |
| JPH0614384Y2 (en) | Latching relay drive circuit | |
| JPH0726748Y2 (en) | Reset circuit | |
| KR950002023B1 (en) | Circuit for backup cmos memory | |
| JPH0418031Y2 (en) | ||
| JPH0834420B2 (en) | Power-on reset circuit | |
| KR920002337Y1 (en) | Timer reset circuit using condensors | |
| JPS59133619A (en) | Data protecting device | |
| JPS5897722A (en) | Power supply device |