JPH0314924Y2 - - Google Patents
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- JPH0314924Y2 JPH0314924Y2 JP19738885U JP19738885U JPH0314924Y2 JP H0314924 Y2 JPH0314924 Y2 JP H0314924Y2 JP 19738885 U JP19738885 U JP 19738885U JP 19738885 U JP19738885 U JP 19738885U JP H0314924 Y2 JPH0314924 Y2 JP H0314924Y2
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- JP
- Japan
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- voltage
- channel fet
- current
- channel
- diode
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- 230000015556 catabolic process Effects 0.000 description 8
- 238000005259 measurement Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000006096 absorbing agent Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
Description
【考案の詳細な説明】
〔考案の概要〕
ＮチヤンネルFET、定電流ダイオード、及び
ＰチヤンネルFETの直列接続により電流路を構
成すると共に、ゲート信号電圧回路をダイオード
のPN接合の逆バイアス回路を使用して形成する
ことにより、印加電圧に対する電流増加は所定値
以上とならず、しかも所定値以上の電圧印加でオ
フし、そのときの絶縁抵抗が高くリーク電流が少
ない他、絶縁耐圧も高くとれるようにしている。
ＰチヤンネルFETの直列接続により電流路を構
成すると共に、ゲート信号電圧回路をダイオード
のPN接合の逆バイアス回路を使用して形成する
ことにより、印加電圧に対する電流増加は所定値
以上とならず、しかも所定値以上の電圧印加でオ
フし、そのときの絶縁抵抗が高くリーク電流が少
ない他、絶縁耐圧も高くとれるようにしている。
本考案は、脳波形、心電計などの計測システム
において、被測定物体と測定システム及び他の機
器との間に突発的に発生する過電流、過電圧に対
し、被測定物体と測定システム及び他の機器との
間を電気的に遮断して保護する過電流過電圧保護
回路に関するものである。
において、被測定物体と測定システム及び他の機
器との間に突発的に発生する過電流、過電圧に対
し、被測定物体と測定システム及び他の機器との
間を電気的に遮断して保護する過電流過電圧保護
回路に関するものである。
（従来技術及び考案が解決しようとする問題点〕
従来、第５図に示すように、被測定物体１と測
定システム２間の信号伝送路３に過電圧吸収体４
を並列に設け、被測定物体１及び信号伝送路３に
過電圧VSが発生したとき該電圧を該過電圧吸収
体４により吸収して伝送路３の電圧を一定値以下
に抑制するようにしたものがあつた。
定システム２間の信号伝送路３に過電圧吸収体４
を並列に設け、被測定物体１及び信号伝送路３に
過電圧VSが発生したとき該電圧を該過電圧吸収
体４により吸収して伝送路３の電圧を一定値以下
に抑制するようにしたものがあつた。
上記過電圧吸収体４は第６図に点線で示すよう
な電圧−電流特性を有する過電圧保護素子からな
る。すなわち、ツエナー電圧などの一定電圧迄は
電流が流れないが、一定電圧を越えると電流が急
激に流れる素子が使用され、このような特性をも
つものとして単極性のツエナーダイオード、双極
性のアバランシエダイオード、金属酸化物バリス
タなどが周知である。
な電圧−電流特性を有する過電圧保護素子からな
る。すなわち、ツエナー電圧などの一定電圧迄は
電流が流れないが、一定電圧を越えると電流が急
激に流れる素子が使用され、このような特性をも
つものとして単極性のツエナーダイオード、双極
性のアバランシエダイオード、金属酸化物バリス
タなどが周知である。
第５図について上述したものでは、吸収体４は
過電圧を一定の抑制電圧VZ以下に抑制すること
が可能であるが、このとき過電圧の発生源である
被測定物体１には過電流が流れることになる他、
脳波計、心電計のような微小信号を扱う測定シス
テムのように、入力信号を増幅するのに高利得の
増幅部を有するものでは、入力過大となつて増幅
部の破壊に至らしめるなどの欠点があつた。
過電圧を一定の抑制電圧VZ以下に抑制すること
が可能であるが、このとき過電圧の発生源である
被測定物体１には過電流が流れることになる他、
脳波計、心電計のような微小信号を扱う測定シス
テムのように、入力信号を増幅するのに高利得の
増幅部を有するものでは、入力過大となつて増幅
部の破壊に至らしめるなどの欠点があつた。
このような欠点を除去するには、第６図に実線
で示すように、通常の測定状態では低インピーダ
ンスを示し、過電流に対しては定電流特性で、過
電圧に対しては電流を遮断するような特性を有す
る過電流過電圧保護回路を第５図中符号５，６で
示すように伝送路３に直列に挿入すればよいこと
が判る。
で示すように、通常の測定状態では低インピーダ
ンスを示し、過電流に対しては定電流特性で、過
電圧に対しては電流を遮断するような特性を有す
る過電流過電圧保護回路を第５図中符号５，６で
示すように伝送路３に直列に挿入すればよいこと
が判る。
そこで本考案は上述のような特性を有する過電
流過電圧保護回路を提供しようとするもので、こ
のためになされた本考案による過電流過電圧保護
回路は、ＰチヤンネルFETと、該Ｐチヤンネル
FETのソース・ドレイン両電極側にカソードを
それぞれ接続した定電流ダイオードと、該定電流
ダイオードのアノード電極側にソース、ドレイン
をそれぞれ接続した２つのＮチヤンネルFETと、
前記ＰチヤンネルFETのゲートに常に正のバイ
アスを与え、前記２つのＮチヤンネルFETの
各々のゲートに両方向に対しゲート電圧がそれぞ
れ負になるようにバイアスを与えるダイオードか
らなるバイアス回路とを備えることを特徴とす
る。
流過電圧保護回路を提供しようとするもので、こ
のためになされた本考案による過電流過電圧保護
回路は、ＰチヤンネルFETと、該Ｐチヤンネル
FETのソース・ドレイン両電極側にカソードを
それぞれ接続した定電流ダイオードと、該定電流
ダイオードのアノード電極側にソース、ドレイン
をそれぞれ接続した２つのＮチヤンネルFETと、
前記ＰチヤンネルFETのゲートに常に正のバイ
アスを与え、前記２つのＮチヤンネルFETの
各々のゲートに両方向に対しゲート電圧がそれぞ
れ負になるようにバイアスを与えるダイオードか
らなるバイアス回路とを備えることを特徴とす
る。
ＰチヤンネルFET、ＮチヤンネルFETはそれ
らのゲートバイアスが小さい内は印加電圧に応じ
て電流が増大し、所定電圧以上になると電流は定
電流ダイオードにより制限され、それ以上の電流
が流れなくなる。そして、印加電圧の更なる増大
により、ＰチヤンネルFETがオフすると、電流
が流れなくなつてＮチヤンネルFETのゲートバ
イアスが深くなり、ＮチヤンネルFETもオフす
るようになる。従つて、印加電圧に対する耐圧は
ＰチヤンネルとＮチヤンネルの２つのFETの耐
圧を合計したものとなる。
らのゲートバイアスが小さい内は印加電圧に応じ
て電流が増大し、所定電圧以上になると電流は定
電流ダイオードにより制限され、それ以上の電流
が流れなくなる。そして、印加電圧の更なる増大
により、ＰチヤンネルFETがオフすると、電流
が流れなくなつてＮチヤンネルFETのゲートバ
イアスが深くなり、ＮチヤンネルFETもオフす
るようになる。従つて、印加電圧に対する耐圧は
ＰチヤンネルとＮチヤンネルの２つのFETの耐
圧を合計したものとなる。
以下、本考案の実施例を図に基づいて説明す
る。
る。
第１図は本考案による過電流過電圧保護回路の
基本回路構成を示す回路図であり、図において、
１１，１２はＮチヤンネルFET、１３はＰチヤ
ンネルFET、１４，１５は定電流ダイオード、
１６〜２０はダイオードである。Ｎチヤンネル
FET１１、定電流ダイオード１４、Ｐチヤンネ
ルFET１３、定電流ダイオード１５、及びＮチ
ヤンネルFET１２が端子Ａ及びＢ間に直列に接
続され、端子Ａ、ＰチヤンネルFET１３のゲー
ト及び端子Ｂには、カソードが相互接続されてい
るダイオード１６〜１８のアノードがそれぞれ接
続されている。そしてＮチヤンネルFET１１，
１２のゲートには、カソードがＮチヤンネル
FET１１，１２と定電流ダイオード１４，１５
のアノードとの相互接続点Ｃ，Ｄにそれぞれ接続
されているダイオード１９，２０のアノードがそ
れぞれ接続されている。なお、上記定電流ダイオ
ード１４，１５は第２図に示すように0.6V以下
から100V以上の降伏電圧Vbまで一定電流Ipを保
持し、降伏電圧Vbで電流が急増する電圧−電流
特性を示す。
基本回路構成を示す回路図であり、図において、
１１，１２はＮチヤンネルFET、１３はＰチヤ
ンネルFET、１４，１５は定電流ダイオード、
１６〜２０はダイオードである。Ｎチヤンネル
FET１１、定電流ダイオード１４、Ｐチヤンネ
ルFET１３、定電流ダイオード１５、及びＮチ
ヤンネルFET１２が端子Ａ及びＢ間に直列に接
続され、端子Ａ、ＰチヤンネルFET１３のゲー
ト及び端子Ｂには、カソードが相互接続されてい
るダイオード１６〜１８のアノードがそれぞれ接
続されている。そしてＮチヤンネルFET１１，
１２のゲートには、カソードがＮチヤンネル
FET１１，１２と定電流ダイオード１４，１５
のアノードとの相互接続点Ｃ，Ｄにそれぞれ接続
されているダイオード１９，２０のアノードがそ
れぞれ接続されている。なお、上記定電流ダイオ
ード１４，１５は第２図に示すように0.6V以下
から100V以上の降伏電圧Vbまで一定電流Ipを保
持し、降伏電圧Vbで電流が急増する電圧−電流
特性を示す。
以上の構成において、その動作を第３図の特性
曲線を参照して説明するが、図示回路は両極性対
称な特性、構造であるので、端子Ａが正の電圧の
場合についてのみ説明する。
曲線を参照して説明するが、図示回路は両極性対
称な特性、構造であるので、端子Ａが正の電圧の
場合についてのみ説明する。
端子Ａの電圧が０の場合、ＮチヤンネルFET
１１，１２、ＰチヤンネルFET１３、定電流ダ
イオード１４，１５は全て導通状態にあり、その
合成抵抗は各FETのチヤンネル抵抗と定電流ダ
イオード１４，１５の0V近傍の抵抗とを合計し
た値となり、測定信号はこの合成抵抗を介して伝
送される。
１１，１２、ＰチヤンネルFET１３、定電流ダ
イオード１４，１５は全て導通状態にあり、その
合成抵抗は各FETのチヤンネル抵抗と定電流ダ
イオード１４，１５の0V近傍の抵抗とを合計し
た値となり、測定信号はこの合成抵抗を介して伝
送される。
端子Ａの電圧が正方向に増大し始めると、回路
電流Ｉは合成抵抗によつて定まる傾きで第３図に
示すように増大し、やがて定電流ダイオード１４
が電流を抑制して電流値をIp1でクリツプし、電
圧が増大しても電流は増大せず一定になる。
電流Ｉは合成抵抗によつて定まる傾きで第３図に
示すように増大し、やがて定電流ダイオード１４
が電流を抑制して電流値をIp1でクリツプし、電
圧が増大しても電流は増大せず一定になる。
更に、端子Ａの電圧が増大すると、ダイオード
１６の順方向、ダイオード１７の逆方向を介して
加えられているＰチヤンネルFET１３のゲート
の電圧が正となつてＰチヤンネルFET１３がピ
ンチオフし、電流を遮断するようになる。このと
きの端子Ａの電圧をVCとすると、該電圧VCはダ
イオード１６の順方向電圧とＰチヤンネルFET
１３のゲート遮断電圧とを加えた数Ｖの値であ
る。
１６の順方向、ダイオード１７の逆方向を介して
加えられているＰチヤンネルFET１３のゲート
の電圧が正となつてＰチヤンネルFET１３がピ
ンチオフし、電流を遮断するようになる。このと
きの端子Ａの電圧をVCとすると、該電圧VCはダ
イオード１６の順方向電圧とＰチヤンネルFET
１３のゲート遮断電圧とを加えた数Ｖの値であ
る。
端子Ａに加えられる電圧がVCを越えて増大す
ると、上述のようにＰチヤンネルFET１３がピ
ンチオフによりオープン状態となつているため、
接続点Ｄからダイオード１９を介して加えられる
ＮチヤンネルFET１１のゲートバイアス電圧が
深くなり、ＮチヤンネルFET１１がピンチオフ
してオープン状態に至る。第３図中電圧VCから
VBの間はＮチヤンネルFET１１とＰチヤンネル
FET１３がオープン状態になることによつて保
持される。
ると、上述のようにＰチヤンネルFET１３がピ
ンチオフによりオープン状態となつているため、
接続点Ｄからダイオード１９を介して加えられる
ＮチヤンネルFET１１のゲートバイアス電圧が
深くなり、ＮチヤンネルFET１１がピンチオフ
してオープン状態に至る。第３図中電圧VCから
VBの間はＮチヤンネルFET１１とＰチヤンネル
FET１３がオープン状態になることによつて保
持される。
上記電圧VC〜VBの間の逆耐圧は、ダイオード
１７，１８、ＮチヤンネルFET１１のゲート・
トレイン、ドレイン・ソース間、Ｐチヤンネル
FET１３のゲート・ソース、ソース・ドレイン
間で支えられている。現実には、ダイオードの逆
耐圧よりFETのゲート・ドレイン間耐圧の方が
低いため、ＮチヤンネルFET１１、Ｐチヤンネ
ルFET１２の耐圧の合計電圧で降伏し、この電
圧がVBに対応している。
１７，１８、ＮチヤンネルFET１１のゲート・
トレイン、ドレイン・ソース間、Ｐチヤンネル
FET１３のゲート・ソース、ソース・ドレイン
間で支えられている。現実には、ダイオードの逆
耐圧よりFETのゲート・ドレイン間耐圧の方が
低いため、ＮチヤンネルFET１１、Ｐチヤンネ
ルFET１２の耐圧の合計電圧で降伏し、この電
圧がVBに対応している。
なお、端子Ｂが正になつた場合には、Ｎチヤン
ネルFET、ＰチヤンネルFET１３の代りにＮチ
ヤンネルFET１２、ＰチヤンネルFET１３がオ
ープンすることで同様の結果が得られる。
ネルFET、ＰチヤンネルFET１３の代りにＮチ
ヤンネルFET１２、ＰチヤンネルFET１３がオ
ープンすることで同様の結果が得られる。
第４図は第１図について上述した回路を２段直
列に接続した他の実施例を示す回路図である。図
において、２１〜２４はＮチヤンネルFET、２
５，２６はＰチヤンネルFET、２７，２８は定
電流ダイオード、２９〜３８はダイオードであ
り、端子Ｆ，Ｇ間にＮチヤンネルFET２１、定
電流ダイオード２７、ＰチヤンネルFET２５、
ＮチヤンネルFET２２，２３、Ｐチヤンネル
FET２６、定電流ダイオード２８、及びＮチヤ
ンネルFET２４が直列に接続されている。
列に接続した他の実施例を示す回路図である。図
において、２１〜２４はＮチヤンネルFET、２
５，２６はＰチヤンネルFET、２７，２８は定
電流ダイオード、２９〜３８はダイオードであ
り、端子Ｆ，Ｇ間にＮチヤンネルFET２１、定
電流ダイオード２７、ＰチヤンネルFET２５、
ＮチヤンネルFET２２，２３、Ｐチヤンネル
FET２６、定電流ダイオード２８、及びＮチヤ
ンネルFET２４が直列に接続されている。
今、端子Ｆが正の電圧の場合、まずＰチヤンネ
ルFET２５が最初にオフし、次にＰチヤンネル
FET２６がオフする。ＰチヤンネルFET２５の
オフによりゲートバイアスが深くなつてＮチヤン
ネルFET２１がオフする。Ｎチヤンネル２１及
びＰチヤンネルFET２５は最初印加電圧を支え
ているが、そのうちブレークダウンを起すように
なる。しかし、このブレークダウンにより接続点
Ｈの電圧が上昇するが、ＰチヤンネルFET２６
がオフしてるため電流は流れず、依然Ｎチヤンネ
ルFET２３はゲートバイアスが深くオフしてい
る。
ルFET２５が最初にオフし、次にＰチヤンネル
FET２６がオフする。ＰチヤンネルFET２５の
オフによりゲートバイアスが深くなつてＮチヤン
ネルFET２１がオフする。Ｎチヤンネル２１及
びＰチヤンネルFET２５は最初印加電圧を支え
ているが、そのうちブレークダウンを起すように
なる。しかし、このブレークダウンにより接続点
Ｈの電圧が上昇するが、ＰチヤンネルFET２６
がオフしてるため電流は流れず、依然Ｎチヤンネ
ルFET２３はゲートバイアスが深くオフしてい
る。
以上のように、回路を２段直列に接続すること
により、耐圧が充分高くとれるようになり、また
ダイオードの逆方向電流程度の微小なリーク電流
しか流さず絶縁抵抗も良好になる。
により、耐圧が充分高くとれるようになり、また
ダイオードの逆方向電流程度の微小なリーク電流
しか流さず絶縁抵抗も良好になる。
以上図示実施例について説明したように、0V
付近では低インピーダンスを示し、制限すべき電
流値Ip1で電流をリミツトする。このリミツト電
流は数Ｖ程度の電圧VC迄は流れるが、それ以上
の電圧では高インピーダンスを示し、電流を遮断
する。この遮断状態はVCから200Vの高電圧迄保
持され、やがて降伏電圧VBで電流が急増するよ
うになる。
付近では低インピーダンスを示し、制限すべき電
流値Ip1で電流をリミツトする。このリミツト電
流は数Ｖ程度の電圧VC迄は流れるが、それ以上
の電圧では高インピーダンスを示し、電流を遮断
する。この遮断状態はVCから200Vの高電圧迄保
持され、やがて降伏電圧VBで電流が急増するよ
うになる。
また、極性に対して対称で、電圧電流特性が
0V近傍で低抵抗特性を示し、電流クリツプし、
更にオフした後低リーク特性を示す対称ラムダ特
性を有する。
0V近傍で低抵抗特性を示し、電流クリツプし、
更にオフした後低リーク特性を示す対称ラムダ特
性を有する。
更に、多段の直列接続により所望の高耐圧化を
簡単に図ることができる。
簡単に図ることができる。
従つて、微小測定信号を取扱い、またサージ廻
り込み電流が致命的な欠点となる脳波計、心電計
などの装置において、本考案の過電流過電圧保護
回路を第５図に点線で示すブロツク５，６のよう
に伝送路３に直列に挿入した場合、微小測定信号
の取扱いに支障をきたすことなく、しかも人体で
ある被測定物体、測定システム２などへのサージ
電流の廻り込みの無い漏電防止回路として有効に
利用できる。
り込み電流が致命的な欠点となる脳波計、心電計
などの装置において、本考案の過電流過電圧保護
回路を第５図に点線で示すブロツク５，６のよう
に伝送路３に直列に挿入した場合、微小測定信号
の取扱いに支障をきたすことなく、しかも人体で
ある被測定物体、測定システム２などへのサージ
電流の廻り込みの無い漏電防止回路として有効に
利用できる。
以上説明したように本考案によれば、通常時低
インピーダンスを示し、過電流に対して定電流特
性で過電圧に対して電流を遮断するような特性を
有するため、微小信号を取扱え、しかもサージ電
流の廻り込みのない過電流過電圧保護回路が得ら
れる。
インピーダンスを示し、過電流に対して定電流特
性で過電圧に対して電流を遮断するような特性を
有するため、微小信号を取扱え、しかもサージ電
流の廻り込みのない過電流過電圧保護回路が得ら
れる。
第１図は本考案による過電流過電圧保護回路の
基本構成を示す回路図、第２図は第１図中の定電
流ダイオードの電圧電流特性を示すグラフ、第３
図は第１図の回路の電圧電流特性を示すグラフ、
第４図は本考案の他の実施例を示す回路図、第５
図は従来例を示すブロツク回路図、及び第６図は
従来の電圧電流特性と理想特性を示すグラフであ
る。 １１，１２，２１〜２４……Ｎチヤンネル
FET、１３，２５，２６……ＰチヤンネルFET、
１４，１５，２７，２８……定電流ダイオード、
１６〜２０，２９〜３８……ダイオード。
基本構成を示す回路図、第２図は第１図中の定電
流ダイオードの電圧電流特性を示すグラフ、第３
図は第１図の回路の電圧電流特性を示すグラフ、
第４図は本考案の他の実施例を示す回路図、第５
図は従来例を示すブロツク回路図、及び第６図は
従来の電圧電流特性と理想特性を示すグラフであ
る。 １１，１２，２１〜２４……Ｎチヤンネル
FET、１３，２５，２６……ＰチヤンネルFET、
１４，１５，２７，２８……定電流ダイオード、
１６〜２０，２９〜３８……ダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 ＰチヤンネルFETと、 該ＰチヤンネルFETのソース・ドレイン両電
極側にカソードをそれぞれ接続した定電流ダイオ
ードと、 該定電流ダイオードのアノード電極側にソー
ス、ドレインをそれぞれ接続した２つのＮチヤン
ネルFETと、 前記ＰチヤンネルFETのゲートに常に正のバ
イアスを与え、前記２つのＮチヤンネルFETの
各々のゲートに両方向に対しゲート電圧がそれぞ
れ負になるようにバイアスを与えるダイオードか
らなるバイアス回路とを備えることを特徴とする
過電流過電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19738885U JPH0314924Y2 (ja) | 1985-12-24 | 1985-12-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19738885U JPH0314924Y2 (ja) | 1985-12-24 | 1985-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107525U JPS62107525U (ja) | 1987-07-09 |
| JPH0314924Y2 true JPH0314924Y2 (ja) | 1991-04-02 |
Family
ID=31157076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19738885U Expired JPH0314924Y2 (ja) | 1985-12-24 | 1985-12-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314924Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003284238A (ja) * | 2002-03-19 | 2003-10-03 | Toyota Industries Corp | ソレノイド駆動用のスイッチング素子の保護方法及び保護回路 |
-
1985
- 1985-12-24 JP JP19738885U patent/JPH0314924Y2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003284238A (ja) * | 2002-03-19 | 2003-10-03 | Toyota Industries Corp | ソレノイド駆動用のスイッチング素子の保護方法及び保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62107525U (ja) | 1987-07-09 |
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