JPH03144785A - ニューロ素子 - Google Patents
ニューロ素子Info
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- JPH03144785A JPH03144785A JP28351389A JP28351389A JPH03144785A JP H03144785 A JPH03144785 A JP H03144785A JP 28351389 A JP28351389 A JP 28351389A JP 28351389 A JP28351389 A JP 28351389A JP H03144785 A JPH03144785 A JP H03144785A
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Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ニューロ素子に関し、
別途に記憶手段を要することなく、かつ、重みの書き換
えが自在で、しかも低コストのニューロ素子を提供する
ことを目的とし、 ＥＥＰＲＯＭを介してニューロン間を結合し、該ＥＥＰ
ＲＯＭのトラップに蓄積した電荷量若しくはフローティ
ングゲートに蓄積した電荷量で、前記ニューロン間の結
合荷重を表わすことを特徴としている。
えが自在で、しかも低コストのニューロ素子を提供する
ことを目的とし、 ＥＥＰＲＯＭを介してニューロン間を結合し、該ＥＥＰ
ＲＯＭのトラップに蓄積した電荷量若しくはフローティ
ングゲートに蓄積した電荷量で、前記ニューロン間の結
合荷重を表わすことを特徴としている。
本発明は、ニューロ素子、詳しくは、神経回路網いわゆ
るニューラル・ネットワークを構成するためのニューロ
素子に係り、ニューロン間の結合荷重（結合強度ともい
う）すなわち重みの設定自在性を向上したニューロ素子
に関する。
るニューラル・ネットワークを構成するためのニューロ
素子に係り、ニューロン間の結合荷重（結合強度ともい
う）すなわち重みの設定自在性を向上したニューロ素子
に関する。
生物の脳機能を模倣したニューラル・ネット構成の情報
処理装置が注目されている。所定の学習アルゴリズムに
従って多数のニューロン（Ｎｅｕｒｏｎ）間の結合強度
を変更することにより、ノイマン型コンピュータが不得
意とするあいまいな処理手順の解を得ることができる。
処理装置が注目されている。所定の学習アルゴリズムに
従って多数のニューロン（Ｎｅｕｒｏｎ）間の結合強度
を変更することにより、ノイマン型コンピュータが不得
意とするあいまいな処理手順の解を得ることができる。
第４図は一つのニューロンをモデル化した図である０個
々のニューロンは他の多数の二“ニーロンから信号ｙｉ
を受は取り、ｙｉの合計Ｘが所定のしきい値（例えばシ
グモイド関数で与えられる）を超えると、自らも興奮し
て信号Ｙを発し、このＹを次のニューロンに伝達してい
くように動作する。一つのニューロンが別のニューロン
と接している部分を「シナプス」という、第４図中では
ｙｉを伝える信号線の矢印先端の小穴がシナプスに相当
し、ニューロンからニューロンへと伝達される信号ｙｉ
は必ずシナプスを通る。シナプスには信号ｙｉを通過し
やすくしたりあるいは通過しに＜＜シたりする特性、い
わゆる重みＷｉが与えられており、シナプスを通過する
信号ｙｉはその通過特性（Ｗｉ）に従ってその信号レベ
ルが操作される。脳の学習機能は同じシナプスを何度も
信号が通過すると、信号を通しやすいようにそのシナプ
ス特性がだんだんと変化していくものと考えられる。こ
れは、「うまくいった」ときの信号系路中のシナプスに
与える重みＷｉを、増大側に変化させることに相当して
いる。
々のニューロンは他の多数の二“ニーロンから信号ｙｉ
を受は取り、ｙｉの合計Ｘが所定のしきい値（例えばシ
グモイド関数で与えられる）を超えると、自らも興奮し
て信号Ｙを発し、このＹを次のニューロンに伝達してい
くように動作する。一つのニューロンが別のニューロン
と接している部分を「シナプス」という、第４図中では
ｙｉを伝える信号線の矢印先端の小穴がシナプスに相当
し、ニューロンからニューロンへと伝達される信号ｙｉ
は必ずシナプスを通る。シナプスには信号ｙｉを通過し
やすくしたりあるいは通過しに＜＜シたりする特性、い
わゆる重みＷｉが与えられており、シナプスを通過する
信号ｙｉはその通過特性（Ｗｉ）に従ってその信号レベ
ルが操作される。脳の学習機能は同じシナプスを何度も
信号が通過すると、信号を通しやすいようにそのシナプ
ス特性がだんだんと変化していくものと考えられる。こ
れは、「うまくいった」ときの信号系路中のシナプスに
与える重みＷｉを、増大側に変化させることに相当して
いる。
こうしたニューロンモデルをハードウェア化する場合の
重みの与え方としては、例えば以下のものが知られてい
る。
重みの与え方としては、例えば以下のものが知られてい
る。
〔従来の技術および発明が解決しようとする課題〕ＭＯ
３による これは、ニューロン間の結合部にＭＯ３Ｉ−ランジスタ
を介在させ、ＭＯＳ）ランジスタのチャネル抵抗を重み
に対応させて変化させるもので、チャネル抵抗を大きく
すればニューロン間の信号伝達が抑制され、したがって
重みを小さくしたことになり、また、チャネル抵抗を小
さくすればニューロン間の信号伝達が許容され、したが
って重みを大きくしたことになる。
３による これは、ニューロン間の結合部にＭＯ３Ｉ−ランジスタ
を介在させ、ＭＯＳ）ランジスタのチャネル抵抗を重み
に対応させて変化させるもので、チャネル抵抗を大きく
すればニューロン間の信号伝達が抑制され、したがって
重みを小さくしたことになり、また、チャネル抵抗を小
さくすればニューロン間の信号伝達が許容され、したが
って重みを大きくしたことになる。
しかし、この方法では重みの大きさを保持しなければな
らないので、別途に記憶回路等の保持手段を要し、シス
テム規模の面で問題がある。
らないので、別途に記憶回路等の保持手段を要し、シス
テム規模の面で問題がある。
アモル スＳｉ に る
アモルファスＳｉ ：Ｈの解離反応、すなわちアモルフ
ァスＳｉ：Ｈに電圧を印加すると発熱でＨが解離して抵
抗値が不可逆的に変化する性質を利用するもので、別途
に記憶手段を要しない代りに、１回の重み設定しかでき
ず、学習の自在性の面で問題がある。また、製造プロセ
スが特殊で、−ａのプロセスとの互換性がない。
ァスＳｉ：Ｈに電圧を印加すると発熱でＨが解離して抵
抗値が不可逆的に変化する性質を利用するもので、別途
に記憶手段を要しない代りに、１回の重み設定しかでき
ず、学習の自在性の面で問題がある。また、製造プロセ
スが特殊で、−ａのプロセスとの互換性がない。
ＭＮＯＳに
ＭＮＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄｅ
５ｉｌｉｃｏｎ ）ゲート下のポテンシャル井戸の深
さを変更しポテンシャル井戸を介して転送される電荷量
を制御する。
５ｉｌｉｃｏｎ ）ゲート下のポテンシャル井戸の深
さを変更しポテンシャル井戸を介して転送される電荷量
を制御する。
ＣＯＤ （電荷結合素子）の原理を応用している。
重みの書き換えができるが、ＣＯＤは雑音を充分に下げ
ようとするとエビ基板を必要とする等、コストの面で問
題がある。
ようとするとエビ基板を必要とする等、コストの面で問
題がある。
そこで、本発明は、このような従来技術の各問題点に鑑
みてなされたもので、別途に記憶手段を要することなく
、かつ、重みの書き換えが自在で、しかも低コストのニ
ューロ素子を提供することを目的としている。
みてなされたもので、別途に記憶手段を要することなく
、かつ、重みの書き換えが自在で、しかも低コストのニ
ューロ素子を提供することを目的としている。
本発明は、上記目的を遺戒するために、ＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ｆ！ｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｓｍａｂｌｅＲＯＭ）を介してニューロン間
を結合し、該ＥＥＰＲＯＭのトラップに蓄積した電荷量
若しくはフローティングゲートに蓄積した電荷量で、前
記ニューロン間の結合荷重を表わすことを特徴として構
成している。
（Ｅｌｅｃｔｒｉｃａｌｌｙ ｆ！ｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｓｍａｂｌｅＲＯＭ）を介してニューロン間
を結合し、該ＥＥＰＲＯＭのトラップに蓄積した電荷量
若しくはフローティングゲートに蓄積した電荷量で、前
記ニューロン間の結合荷重を表わすことを特徴として構
成している。
本発明では、ニューロン間の信号伝達がＥＥＰＲＯＭを
介して行われる。ここで、ＥＥＰＲＯＭは、ゲートに印
加された電圧（書込み電圧）の大きさに応じてしきい値
が変化する特性を持つとともに、そのしきい値を保持す
る特性を持っている。
介して行われる。ここで、ＥＥＰＲＯＭは、ゲートに印
加された電圧（書込み電圧）の大きさに応じてしきい値
が変化する特性を持つとともに、そのしきい値を保持す
る特性を持っている。
また、書込み電圧を一旦ゼロとした後で新たな書込み電
圧を印加すれば、その新たな電圧に応じたしきい値に変
更することもできる。
圧を印加すれば、その新たな電圧に応じたしきい値に変
更することもできる。
したがって、ニューロン間の信号伝達特性を上記しきい
値〈重みに対応）によって変化させることができるとと
もに、重みを自己記憶でき、かつ、書き換えを自在にで
きる。しかもＥＥＰＲＯＭを作るのに特殊なプロセスを
要しないので、低コスト化を図ることができる。
値〈重みに対応）によって変化させることができるとと
もに、重みを自己記憶でき、かつ、書き換えを自在にで
きる。しかもＥＥＰＲＯＭを作るのに特殊なプロセスを
要しないので、低コスト化を図ることができる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係るニューロ素子の一実施例を示
す図である。
す図である。
第１図は１つのニューロ素子の要部を表わす図であり、
このニューロ素子を多数接続してニューラル・ネット構
成の情報処理装置を構成する。
このニューロ素子を多数接続してニューラル・ネット構
成の情報処理装置を構成する。
第１図において、■１〜Ｉｌ、は、複数のニューロ素子
からの信号（シナプス入力ＸＩ／％ｌＸ、）をそれぞれ
入力する同−構成の結合部である０代表してｈを説明す
ると、結合部りは、興奮性回路ＩＩｍおよび抑制性回路
１１ｂを有している。興奮性回路■１は、ゲート電極に
シナプス人力ｘ、を加えるとともに、ソース電極を接地
しドレイン電極に抵抗Ｒ６を介してバイアス電圧ｖｌｌ
を加えるＥＥＰＲＯＭ （Ｔ、）を備え、Ｔ、のドレイ
ン電極から興奮性信号ｙ、を取り出している。また、抑
制性回路ＩＩ、は、ゲート電極にシナプス人力！。
からの信号（シナプス入力ＸＩ／％ｌＸ、）をそれぞれ
入力する同−構成の結合部である０代表してｈを説明す
ると、結合部りは、興奮性回路ＩＩｍおよび抑制性回路
１１ｂを有している。興奮性回路■１は、ゲート電極に
シナプス人力ｘ、を加えるとともに、ソース電極を接地
しドレイン電極に抵抗Ｒ６を介してバイアス電圧ｖｌｌ
を加えるＥＥＰＲＯＭ （Ｔ、）を備え、Ｔ、のドレイ
ン電極から興奮性信号ｙ、を取り出している。また、抑
制性回路ＩＩ、は、ゲート電極にシナプス人力！。
を加えるとともに、ソース電極を接地しドレイン電極に
抵抗Ｒ２を介してｖ８を加えたＥＥＰＲＯＭ （Ｔｚ
）と、Ｔ２のドレイン電極の信号を反転し抑制性信号Ｔ
として出力する反転アンプＡとを備える。なお、電圧ｖ
１は、必要に応じて結合部！、に入力する重み設定のた
めの電圧で、このＶ、はＴｌのゲート側端子Ｐ、とドレ
イン側端子Ｐ、との間、およびＴ２のゲート側端子Ｐｌ
′とドレイン側端子Ｐ１との間に印加される。
抵抗Ｒ２を介してｖ８を加えたＥＥＰＲＯＭ （Ｔｚ
）と、Ｔ２のドレイン電極の信号を反転し抑制性信号Ｔ
として出力する反転アンプＡとを備える。なお、電圧ｖ
１は、必要に応じて結合部！、に入力する重み設定のた
めの電圧で、このＶ、はＴｌのゲート側端子Ｐ、とドレ
イン側端子Ｐ、との間、およびＴ２のゲート側端子Ｐｌ
′とドレイン側端子Ｐ１との間に印加される。
一方、１は重み電圧生成回路であり、重み電圧生成回路
１は、所定の学習アルゴリズム（例えばバンクプロバゲ
ーシッンアルゴリズム）を実行する学習演算器２からの
学習結果データに従って、各結合部ｈ〜■７ごとの重み
値に対するｖ１〜Ｖ、の電圧を生成する。３は加算部で
、各結合部ｈ〜■７からの信号ｙ１、Ｔ、・・・・・・
７１１％“ｙ；を入力し、これらの信号の大きさを加算
（抑制性信号は減算）してその加算結果Ｘを出力する。
１は、所定の学習アルゴリズム（例えばバンクプロバゲ
ーシッンアルゴリズム）を実行する学習演算器２からの
学習結果データに従って、各結合部ｈ〜■７ごとの重み
値に対するｖ１〜Ｖ、の電圧を生成する。３は加算部で
、各結合部ｈ〜■７からの信号ｙ１、Ｔ、・・・・・・
７１１％“ｙ；を入力し、これらの信号の大きさを加算
（抑制性信号は減算）してその加算結果Ｘを出力する。
４はしきい値処理部で、しきい値処理部４は、加算部３
からのＸを所定のしきい値（例えばシグモイド関数で与
えられるＳ字型のしきい値）と比較した結果を、そのニ
ューロ素子のシナプス出力Ｙ。
からのＸを所定のしきい値（例えばシグモイド関数で与
えられるＳ字型のしきい値）と比較した結果を、そのニ
ューロ素子のシナプス出力Ｙ。
として出力する。なお、このＹｌは次段のニューロ素子
のシナプス人力ｘｉ（ｉｌｌ、２．３・・・・・・）と
なる。
のシナプス人力ｘｉ（ｉｌｌ、２．３・・・・・・）と
なる。
ここで、ＥＥＰＲＯＭのしきい値特性は、第２図のよう
に示される。この図において、縦軸はＥＥＰＲＯＭのし
きい電圧Ｖい、横軸は書込み電圧を表わしている。書込
電圧をＯＶから増加していくと、この増加に伴ってしき
い電圧Ｖいも増大変化してい＜、ＥＥＰＲＯＭのしきい
値電圧は、ＥＥＰＲＯＭの異種絶縁物界面のトラップに
蓄積された電荷量、若しくはフローティングゲートを有
するＥＥＰＲＯＭであればそのフローティングゲートに
蓄積された電荷量に対応して変化し、蓄積電荷量は書込
み電圧の大きさに対応する。
に示される。この図において、縦軸はＥＥＰＲＯＭのし
きい電圧Ｖい、横軸は書込み電圧を表わしている。書込
電圧をＯＶから増加していくと、この増加に伴ってしき
い電圧Ｖいも増大変化してい＜、ＥＥＰＲＯＭのしきい
値電圧は、ＥＥＰＲＯＭの異種絶縁物界面のトラップに
蓄積された電荷量、若しくはフローティングゲートを有
するＥＥＰＲＯＭであればそのフローティングゲートに
蓄積された電荷量に対応して変化し、蓄積電荷量は書込
み電圧の大きさに対応する。
このように、ＥＥＰＲＯＭのしきい電圧Ｖいは、書込み
電圧に応じて任意に設定できる特性であるから、本実施
例では以下のような作用が得られる。
電圧に応じて任意に設定できる特性であるから、本実施
例では以下のような作用が得られる。
すなわち、学習演算器２からの学習結果に基づいて、重
み電圧生成回路１でＶ、〜Ｖ７を生威し、これらのｖ１
〜■７を結合部！、−Ｉ、、に加えた場合、例えば、結
合部のｈのＴ、およびＴオのゲート、ドレイン間には、
それぞれ端子Ｐ＋、Ｐｇ（Ｐ＋ 、Ｐｇ’）を介して
ｖｌが印加され、このｖｌはＴ、およびＴ２に対する書
込み電圧となる。このため、Ｔ、およびＴ、のしきい電
圧ｖＬ、。
み電圧生成回路１でＶ、〜Ｖ７を生威し、これらのｖ１
〜■７を結合部！、−Ｉ、、に加えた場合、例えば、結
合部のｈのＴ、およびＴオのゲート、ドレイン間には、
それぞれ端子Ｐ＋、Ｐｇ（Ｐ＋ 、Ｐｇ’）を介して
ｖｌが印加され、このｖｌはＴ、およびＴ２に対する書
込み電圧となる。このため、Ｔ、およびＴ、のしきい電
圧ｖＬ、。
がｖｌ （すなわち重み）に応じた値にセットされて保
持される結果、Ｘ、を出力する前段のニューロ素子と、
図示のニューロ素子との間の結合荷重を自己記憶的に設
定することができ、したがって、別途に記憶手段等を必
要としない。
持される結果、Ｘ、を出力する前段のニューロ素子と、
図示のニューロ素子との間の結合荷重を自己記憶的に設
定することができ、したがって、別途に記憶手段等を必
要としない。
また、ｖｌを一旦ゼロ電圧にした後、新たな電圧のＶ、
を加えれば、その新たなりＩに応じてＴ。
を加えれば、その新たなりＩに応じてＴ。
およびＴ２のしきい電圧Ｖいを再設定でき、新たな書込
みを行うことができ、したがって、学習の自在性を向上
できる。
みを行うことができ、したがって、学習の自在性を向上
できる。
さらにまた、ＥＥＰＲＯＭを作るのに特殊なプロセスを
要しないから、前述のＭＮＯＳによるＣＣＤＩＩ戒に比
べて安価にすみ、コスト上の問題も解決できる。
要しないから、前述のＭＮＯＳによるＣＣＤＩＩ戒に比
べて安価にすみ、コスト上の問題も解決できる。
なお、上記実施例では、ＥＥＰＲＯＭの書込み電圧（Ｖ
ｌ−Ｖ、”）を、説明の便宜上、電圧変化として表現し
たが、これに限るものではなく、−殻内なパルス印加方
式、すなわち一定電圧のパルスのパルス幅やデユーティ
（パルスのオン／オフ比）を重みに応じて変化させて
もよく、むしろ、耐圧の面からはこの方法の採用が好ま
しい。
ｌ−Ｖ、”）を、説明の便宜上、電圧変化として表現し
たが、これに限るものではなく、−殻内なパルス印加方
式、すなわち一定電圧のパルスのパルス幅やデユーティ
（パルスのオン／オフ比）を重みに応じて変化させて
もよく、むしろ、耐圧の面からはこの方法の採用が好ま
しい。
また、上記実施例では、ＥＥＰＲＯＭのゲートにｘｉを
加えているが、第３図に他の態様例を示すように、ＥＥ
ＰＲＯＭのゲートにトランジスタがオンする程度の一定
電圧ｖＸを印加し、ソースにｘｉ （前段ニューロ素
子からのシナプス入力）を加えるようにしてもよく、こ
のようにしても、ｘｉが同じ電圧でもＥＥＰＲＯＭのし
きい電圧Ｖいが違えばドレインから取り出されるシナプ
ス出力ｙｉの大きさが異なるものとなり、ｘｉ とＶい
（すなわち重み）とを掛は合わせたｙｉを得ることがで
きる。
加えているが、第３図に他の態様例を示すように、ＥＥ
ＰＲＯＭのゲートにトランジスタがオンする程度の一定
電圧ｖＸを印加し、ソースにｘｉ （前段ニューロ素
子からのシナプス入力）を加えるようにしてもよく、こ
のようにしても、ｘｉが同じ電圧でもＥＥＰＲＯＭのし
きい電圧Ｖいが違えばドレインから取り出されるシナプ
ス出力ｙｉの大きさが異なるものとなり、ｘｉ とＶい
（すなわち重み）とを掛は合わせたｙｉを得ることがで
きる。
本発明によれば、上記のように構成したので、別途に記
憶手段を要することなく、かつ、重みの書き換えが自在
で、しかも特殊なプロセスを必要とせずにコスト的に有
利なニューロ素子を実現できる。
憶手段を要することなく、かつ、重みの書き換えが自在
で、しかも特殊なプロセスを必要とせずにコスト的に有
利なニューロ素子を実現できる。
第１．２図は本発明に係るニューロ素子の一実施例を示
す図であり、 第１図はその構成図、 第２図はそのＥＥＰＲＯＭのしきい電圧特性を示す図、 第３図は他の実施態様例を示すその要部の構成図、 第４図は１つのニエーロンのモデルを示す図である。 １・・・・・・重み電圧生成回路、 ２・・・・・・学習演算器、 ３・・・・・・加算部、 ４・・・・・・しきい値処理部、 ｌ 〜■７・・・・・・結合部、 Ｔ。 ｔ ・・・・・・ＥＥＰＲＯＭ。 ＥＥＰＲＯＭのしきい電圧特性を示す間第２図 ｘ 第 図
す図であり、 第１図はその構成図、 第２図はそのＥＥＰＲＯＭのしきい電圧特性を示す図、 第３図は他の実施態様例を示すその要部の構成図、 第４図は１つのニエーロンのモデルを示す図である。 １・・・・・・重み電圧生成回路、 ２・・・・・・学習演算器、 ３・・・・・・加算部、 ４・・・・・・しきい値処理部、 ｌ 〜■７・・・・・・結合部、 Ｔ。 ｔ ・・・・・・ＥＥＰＲＯＭ。 ＥＥＰＲＯＭのしきい電圧特性を示す間第２図 ｘ 第 図
Claims (1)
- ＥＥＰＲＯＭを介してニューロン間を結合し、該ＥＥＰ
ＲＯＭのトラップに蓄積した電荷量若しくはフローティ
ングゲートに蓄積した電荷量で、前記ニューロン間の結
合荷重を表わすことを特徴とするニューロ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28351389A JPH03144785A (ja) | 1989-10-31 | 1989-10-31 | ニューロ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28351389A JPH03144785A (ja) | 1989-10-31 | 1989-10-31 | ニューロ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03144785A true JPH03144785A (ja) | 1991-06-20 |
Family
ID=17666512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28351389A Pending JPH03144785A (ja) | 1989-10-31 | 1989-10-31 | ニューロ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03144785A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015580A1 (fr) * | 1993-11-30 | 1995-06-08 | Tadahiro Ohmi | Dispositif a semi-conducteurs |
| WO1995018488A1 (fr) * | 1993-12-28 | 1995-07-06 | Tadashi Shibata | Circuit a semi-conducteurs |
| WO2008152908A1 (ja) | 2007-06-14 | 2008-12-18 | Sony Corporation | 抵抗素子、ニューロン素子、及びニューラルネットワーク情報処理装置 |
| JP2017049945A (ja) * | 2015-09-04 | 2017-03-09 | 株式会社東芝 | 信号発生装置および伝送装置 |
-
1989
- 1989-10-31 JP JP28351389A patent/JPH03144785A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015580A1 (fr) * | 1993-11-30 | 1995-06-08 | Tadahiro Ohmi | Dispositif a semi-conducteurs |
| US5818081A (en) * | 1993-11-30 | 1998-10-06 | Tadahiro Ohmi | Semiconductor device |
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