JPH03144750A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キャッシュメモリのキャッシュデータをサブブロック単
位で管理するキャッシュコントローラを備えるキャッシ
ュメモリシステムのキャッシュメモリ制御方式に関し、 キャッシュメモリに対応したソフトウェアによるチュー
ニングに代わり、キャッシュメモリの各種機能の設定を
ハードウェアで実現することにより、キャッシュメモリ
システムの処理能力の最適化を図ることを目的とし、 キャッシュメモリ内のキャッシュデータをサブブロック
単位で管理するキャッシュコントローラのキャッシュメ
モリ制御方式であって、前記キャッシュデータのリプレ
ース動作を、前記サブブロック単位で行うマルチリプレ
ースか、前記サブブロック内の個々のデータの有効・無
効を管理するバリッドビット単位で行うモノリプレース
か、の何れかを選択するリプレース選択手段、を具備す
るように構成する。

〔産業上の利用分野〕

本発明は、キャッシュメモリのキャッシュデー夕をサブ
ブロック単位で管理するキャッシュコントローラにおけ
るキャッシュメモリ制御方式に関し、特に、マルチリプ
レース・リプレースとモノリプレース・リプレースの２
つのリプレース方式を備えたキャッシュメモリ・システ
ム、若しくはコードキャッシュやデータキャッシュの有
効・無効を独立に制御できる、あるいは、サブブロック
単位若しくはバリッドビット単位での管理を切り換える
ことができる、キャッシュメモリ・システムにおけるキ
ャッシュメモリの最適化制御方式に関する。

〔従来の技術〕

キャッシュメモリを備えたシステムでは、キャッシュメ
モリへのアクセスがミスヒツトとなった場合、メインメ
モリからデータをリードし、キャッシュメモリの内容を
更新するリプレース処理を行う。

このリプレースの方式にはリードミスヒツトとなったデ
ータのみをリプレースする方式（以降、モノリプレース
と称する）と、リードミスヒツトとなったデータを含む
任意のデータ領域をリプレースする方式（以降、マルチ
リプレースと称する）がある。

さらに、マルチリプレースには、メインメモリとキャッ
シュメモリとの間の転送において、通常のメモリシーケ
ンスで行うシングルリプレースと、バーストリプレース
の２通りがある。そして、バーストリプレースには４デ
ータ毎にメモリシーケンスを実行（Ｄ−ＲＡＭのニブル
モードを使用）する方式と、任意長のデータを１回のメ
モリシーケン・スで実行（Ｄ−ＲＡＭのベージモードを
使用）する方式と、メモリインクリーブによる方式等が
ある。バースト転送によるマルチリプレースは、モノリ
プレースに比べ１データ毎の転送時間が短くて済み高速
に処理を行う点からは有効な方式である。

第８．９図はモノリプレースの説明図である。

第８図において、サブブロック部のキャッシュタグメモ
リに対しリードアクセスがあった場合にモノリプレース
ではリードミスヒツトとなった部分だけをリプレースし
、残りのエリア（サブブロックを構成しているバリッド
ビット）のデータはすべて無効とする。

第９図において、続くリードアクセスがミスヒツトとな
り、このときのアドレスがタグアドレスと一致した場合
は、該当する部分以外の無効化を行わずリプレースのみ
を行う。

第１０図はマルチリプレースの説明図である。

図示のように、マルチリプレースではリードミスヒツト
となった部分を含むエリア〈サブブロック〉を全てリプ
レースする。

〔発明が解決しようとする課題〕 モノリプレースはリプレース完了後、若しくはフェッチ
バイパス制御によってリプレースの完了を待たず直ちに
、ＣＰＵが稼働状態に移行することができる。しかし、
マルチリプレースでは転送が完了するまで、ＣＰＵを待
機状態（一般にはウェイト状態）にさせなければならな
い問題がある。

一方、フェッチバイパス制御によってミスヒツトとなっ
たデータのみをＣＰＵに対して有効とする方法もあるが
、それ以降のデータについては、やはり待機状態に移行
させる必要があった。

これら２つのリプレース方式の内、何れが有利かはマル
チリプレースの語数、マルチリプレースのサイクルタイ
ム、マルチリプレースシステムでのヒツト率、及びモノ
リプレースのサイクルタイム、モノリプレースシステム
でのヒツト率等の各種要因により左右される。換言すれ
ば、プログラムの内容に依存するといえるもので、従来
のシステムではこれらをダイレクトに切り換えることは
不可能であり、システムで固定的にモノリプレース若し
くはマルチリプレースの何れかを選択している。

これと類似した問題がキャッジ具メモリの有効無効の制
御にもある。一般にキャッシュへのアクセスが最も高速
であるのは当然であるが、キャッシュを介さないメイン
メモリへのアクセスと、リプレースによるアクセスを比
較した場合では、ヒットとミスヒツトの判定によるオー
バーヘッド力あるため、後者の方がサイクルタイムが大
きくなる。つまり、ヒツト率が十分に高くないとキャッ
シュを使用しても十分にメリットが生じなくなるまた、
ヒツト率を予測することは不可能であるため、キャッシ
ュの有効と無効（コードキャッシュとデータキャッシュ
に分割されていた場合も含み）をダイレクトに制御する
ことができず、−船釣にはそれらの有効・無効はシステ
ムで固定的であった。しかし、ヒツト率は前述のように
プログラムの内容に依存するため、コード、即ち、プロ
グラム部分に関してはアドレスがリニアに進んでいくこ
とが十分に期待できるが、データ部分に関しては離散的
に格納されている可能性があり、煩雑にリプレースが行
われるような事象も生じる。

そのため、キャッシュを無効にした方が高速に処理でき
る場合も想定される。しかし、従来のシステムではこれ
を行うことができなかった。

本発明の目的は、従来のキャッシュメモリに対応したソ
フトウェアによるチューニングに代わりキャッシュメモ
リの各種機能の設定をハードウェアにて実現するもので
あり、これによりキャッシュメモリシステムの処理能力
の最適化を可能とするキャッシュメモリ制御方式を提供
することにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。図示のように、本
発明の基本は、キャッシュメモリ（２）内のキャッシュ
データをサブブロック単位で管理するキャッシュコント
ローラ（１）のキャッシュメモリ制御方式であって、前
記キャッシュデータのリプレース動作を、前記サブブロ
ック単位で行うマルチリプレースか、前記サブブロック
内の個々のデータの有効・無効を管理するバリッドビッ
ト単位で行うモノリプレースか、の何れかを選択するｒ
Ｊプレース選択手段、を具備することを特徴とするもの
で、 前記リプレース選択手段は、キャッシュデータのヒツト
率をカウントする計測手段と、前記ヒツト率と、前記マ
ルチリプレースのサイクルタイムと、前記モノリプレー
スのサイクルタイムとにより算出されるメモリサイクル
の期待値に基づき、マルチリプレースとモノリプレース
の何れが有利かを判定する判定手段と、前記判定手段の
判定結果に基づき有利な方のリプレースに切り換える切
換手段とを備える。

〔作　用〕

本発明では、ヒツト率をカウントするユニットを用意し
、このプログラムの内容によって動的に変化するヒツト
率と、設計の際に判明するマルチリプレース時に必要と
されるサイクル数と、モノリプレース時に必要とされる
サイクル数とから、プロセッサの必要とするデータ１語
（バス幅が３２ビツトであれば３２ビツト）当たりに必
要な転送時間を計算し、マルチリプレース時とモノリプ
レース時で１語当たりの転送時間数を有効とするリプレ
ース制御を実現し、キャッシュメモリシステムのパフォ
ーマンスの最適化を行う。

この時、マルチリプレースによるリプレースと、モノリ
プレースによるリプレースに切り換える時期には３つの
タイプがある。

マルチリプレースの有効・無効を判定し、有効であれば
マルチリプレースを行い、無効であればミスヒツトとな
ったデータのみをリプレースするモノリプレースに切り
換えることによりシステムのパフォーマンスを最適化す
る。

そして、この最適化の結果を保存し、次回のプログラム
ロード時にこの保存していたデータを読み出し、プログ
ラム実行前にキャッシュメモリの制御方法を更新するこ
とにより性能向上を図る。

又、キャッシュメモリをコードとデータに分割し、プロ
グラムの実行毎にそれぞれのキャッジ）のヒツト数とミ
スヒツト数とリプレース時間をモニタする。そしてモニ
タの結果、コードキャッシュを使用するか否か、データ
キャッシュを使用するか否かをヒツト数とミスヒツト数
（リプレース回数）とリプレース時間により有効計算を
行い、キャッシュ動作の有効性を判定しプログラムのス
テークスとして保存する。次回からはプログラムのロー
ド時にこのステータスを読込み、キャッシュ制御レジス
タにセットすることにより処理の最適化を行う。

〔実施例〕

第２図は本発明の第１の実施例キャッシュコントローラ
の構成図である。図中、キャッシュ・システムはキャッ
シュ・コントローラ１とキャラ−シュ・メモリ２により
構成され、キャッシュ・コントローラ１はアドレス・タ
グ１１、セット・インデックス１２、サブブロック・イ
ンデックス１３、デコーダ１４、キャッシュ・ディレク
トリ１５、バリッド・ビット１６、セット・デコーダ１
７、コンパレータ１８により構成される。

アドレス・タグ１１はキャッシュアクセス時にキャツシ
ュヒツト／ミスヒツトを判定するための入力データとな
る。

セット・インデックス１２はディレクトリメモリのレベ
ルに含まれるセットの１つを指定する。

サブブロック・インデックス■３はブロック内のサブブ
ロックを指定する。

デコーダ１４はバリッドビットからアドレスを再構成す
る。

キャッシュ・ディレクトリ１５はアドレス・タグを記憶
している部分であり、入力されるアドレス・タグと比較
する。

バリッド・ビット１６はサブブロック内のデータの有効
・無効を示すものである。

セット・デコーダ１７はセット・インデックスからキャ
ッシュ・ディレクトリの任意の部分を選択するものであ
る。

コンパレータ１８はＣＰＵから出力されるアドレスの内
、セット・インデックスに対応するアドレスを基に出力
されるアドレス・タグとサブブロック・インデックスと
ＣＰＵから出力されるアドレスからセット・インデック
スを除いた部分を比較し、一致、不一致の結果を出力す
る。

キャッシュ・メモリ２はキャッシュ・コントローラ１の
コンパレータ部１８から出力される一致・不一致の結果
を出力イネーブル（ＯＥ）及び書込みイネーブル（ＷＥ
）として得てメモリの入出力を制御する。

次に、第１の実施例におけるキャッシュ・システムの有
効・無効の判定例を以下に説明する。

メモリサイクルの期待値Ｔは、 Ｔ２Ｃ・Ｃａ＋（１−α）　−Ｃ，−−−（１）ここで
、 αはヒツト率、 Ｃｏはキャツシュヒツト時のメモリサイクル数、Ｃｒは
キャラシンミスヒツト時のメモリサイクル数、である。

この場合、ヒツト率αは、モノリプレース時とマルチリ
プレース時で異なるため、それぞれ、α１α、とする。

モノリプレース時は、 Ｔ、＝α、−ｃｏ＋（１−α、　）　　−Ｃ，、−−（
２）マルチリプレース時は、 Ｔｂ”αｔ、−ｃｏ＋（１−α、）・Ｃｒｂ　　・・（
３）次に、モノリプレースとマルチリプレースのトレー
ドオフのターニングポイントは下記の式となる。

Ｔ−＝　Ｔｂ　　　　　　　　　・・・　（４）メモリ
アクセスに期待値が小さい方が高速処理が可能であるか
ら、仮数Ｒを導入して下式のように表す。

’Ｒ＝　　Ｔ、／Ｔ、　　　・・・　（５）この場合、 Ｒ＜１のときはマルチリプレースが有効、Ｒ＞１のとき
はモノリプレースが有効、Ｒ＝１のときは性能に差がな
い。

（２）、（３）式を（５）式に代入すると、また、一般
にはモノリプレースよりマルチリプレースの方がヒツト
率が高いので、 α３≦　α、　　　・・・　（７） となる。例えば、 キャツシュヒツト時　→２サイクル モノリプレース時→１語　３サイクル マルチリプレース時→８語　１９サイクルとすると、（
６）式にこれらを代入して、となり、α、＝９０％とす
ると、Ｒ＝１とするためには（８）式にＲ＝Ｌα、＝０
．９を代入して、（９）式より、α、＝０．９９４１と
なる。従って、約９９％のヒツト率が必要になる。

即ち、モノリプレースにおけるヒツト率が９０％のとき
、マルチリプレースにおけるヒツト率が９９％以下であ
れば、モノリプレース方式の方が有利なことがわかる。

従って、この結果をもとにキャッシュメモリの制御を行
うことになる。

第２図は本発明の実施例システム構成図である。

図中、３はヒツト率カウンタ、４はメインメモリ、＾０
Ｄ１０八Ｔ＾はアドレス／データバスである。

このシステムは２ウエイ・セット・アソシアティブによ
るキャッシュメモリを想定しており、ＣＰＵ、キャッシ
ュコントローラ１、キャッシュメモリ２、ヒツト率カウ
ンタ３、メインメモリ４、アドレス／データバスから構
成される。

また、キャッシュコントローラ１とヒツト率カウンタ３
０間に制御線１１〜ｉ３が設けられ、１１はキャッシュ
アクセス、１２はキャツシュヒツト、１３はリプレース
セレクト用である。

さらに、キャッシュコントローラ１とキャッシュメモリ
２０間に制御線１４〜１７が設けられ、１４はバンク１
の出力イネーブル、１５はバンク１の書込みイネーブル
、１６はバンク２の出力イネーブル、１７はバンク２の
書込みイネーブル用である。

「キャッシュアクセス」はＣＰＵからキャッシュメモリ
にアクセスがあったことを示す。

「キャツシュヒツト」はキャッシュメモリへのアクセス
がヒツトした場合に出力され、ミスヒツトの場合は出力
されない。「キャッシュアクセス」と「キャツシュヒツ
トｊによりキャッシュへのヒツト率が計算可能である。

「リプレースセレクト」はマルチリプレースを行うか、
モノリプレースを行うかをキャッシュコントローラに通
知する信号である。

「バンク１出カイネーブル」、「バンク１書込みイネー
ブル」はキャッシュメモリのバンク１へのアウトプット
とライト信号である。

「バンク２出カイネーブル」、「バンク２書込みイネー
ブル」はキャッシュメモリのバンク２へのアウトプット
とライト信号である。

この実施例におけるキャッシュシステムの有効・無効の
判定例を以下に示す。

マルチリプレース方式のキャッシュメモリ・システムに
おけるメモリサイクルの期待値Ｔ、は、（１）式より、 ＴＩ、＝α・Ｃｏ　＋　（−１−α）−Ｃ，−−−（ｌ
［）キャッシュメモリへのアクセスを行わない場合のメ
モリアクセスをＴとすると、キャッシュメモリのアクテ
ィブ、インアクティブのターニングポイントは下式とな
る。

Ｔ＝Ｔ、　　　　　　　　　　　　　　　・　・　・　
（２）メモリアクセスの期待値が小さい方が高速処理が
可能であるから、仮数Ｒを導入して下式のように表す。

Ｒ＝Ｔ、／Ｔ　　　・・・　（２） この場合、 Ｒ＜１のときはキャッシュの使用により性能向上が可能
であり、 Ｒ＞１のときはキャッシュメモリを無効化した方が処理
の高速化に寄与する割合が高く、Ｒ＝１のときは性能に
差がない。

（１０Ｓ（２）式を（至）式に代入すると、例えば、 キャッシュバイパス時　→４サイクル キャツシュヒツト時　→　２サイクル マルチリプレ一ス時→８言吾　１９サイクルとすると、
０式にこれらを代入して、 １９−１７・α。

Ｒ＝　　　　　　　　　　　　　　　　・　・　・ａυ
となり、Ｒ＝１とするためには、 ０５１式より、α、＝０．８８２３　　となる。従って
、約９９％のヒツト率が必要になる。

即ち、約８８％のヒツト率が分岐点と言える。

従って、フードキャッシュ、データキャッシュのそれぞ
れが８８％を境にして、キャッシュメモリの有効・無効
をコントロールすることにより、システム全体の処理の
高速化を実現することができる。

分岐点に関してシステム設計時に算出されるため、ハー
ドウェアで備えるべき機能は、ヒツト、ミスヒツトを計
数するカウンタと、この結果を元にヒツト率を計算する
除算機構と、除算の結果と分岐点を比較するコンパレー
タとである。

処理実行中にキャッシュメモリの有効判定機構を作動さ
せ、この結果を動的にフィードバックすることによりプ
ログラム動作環境の動的チューニングを行うことができ
システムの最適化を図ることができる。

第４図は本発明の他の実施例システム構成図である。図
中、Ｉ１４〜１７．１８〜１１３は制御線である。制御
線１４〜１７は第３図と同様である。

第３図と相違する部分はキャッシュコントローラとヒツ
ト率カウンタの間の「キャッシュアクセス」「キャツシ
ュヒツト」及び「リプレースセレクト」が、 「キャッシュコード・フェッチアクセス」、「キャッシ
ュコード・フェッチヒツトＪ１「リプレースコード・フ
ェッチセレクト」、「キャッシュデータ・リードアクセ
ス」、「キャッシュデータ・リードヒツト」、及び「リ
プレースデータ・リードセレクト」となることである。

「キャッシュコード・フェッチアクセス」はＣＰＵから
キャッシュメモリへコードフェッチアクセスがあったこ
とを示す。

「キャッシュコード・フェッチヒツト」はキャッシュメ
モリへのコードフェッチアクセスがヒツトした場合に出
力され、ミスヒツトの場合は出力されない。「キャッシ
ュコード・フェッチアクセス」とこの「キャッシュコー
ド・フェッチヒツト」により、コードフェッチアクセス
時のキャラシンへのヒツト率が計算できる。

「リプレースコード・フェッチセレクト」はコードフェ
ッチミスヒツトにより起動されるリプレースを、マルチ
リプレースで行うか、モノリプレースで行うか、キャッ
シュコントローラに通知スる信号である。

「キャッシュデータ・リードアクセス」はＣＰＵからキ
ャッシュメモリへのデータリードアクセスがあったこと
を示す。

「キャッシュデータ・リードヒツト」はキャッシュメモ
リへのデータリードアクセスがヒツトした場合に出力さ
れ、ミスヒツトの場合は出力されない。「キャッシュデ
ータ・リードアクセス」とこの「キャッシュデータ・リ
ードヒツト」によって、コードリード時のキャッシュへ
のヒツト率が計算できる。

「リプレースデータ・リードセレクト」はデータリード
ミスヒツトにより起動されるリプレースを、マルチリプ
レースで行うか、モノリプレースで行うか、キャッシュ
コントローラに通知する信号である。

次に、この実施例におけるキャッシュシステムの有効・
無効の判定例を以下に説明する。

ここではシステムをコードフェッチとデータリードに分
割し、独立に制御を行う形態となっている。まず、コー
ドフェッチアクセスについて計算を行う。

マルチリプレース方式のキャッシュメモリシステムにお
けるコードフェッチ・メモリサイクルの期待値Ｔｃｆｂ
は、 αｃｆはヒツト率、 Ｃａｆｅはキャツシュヒツト時のメモリサイクル数、 Ｃｃｆｒはキャッシュミスヒツト時のメモリサイクル数
、である。

ＴＣｆｂ　　＝αｃｔ−Ｃｃｔ０＋　　（１−αｃｒ）
　　・Ｃｃｆｒ・　　　（１Φ となる。

キャッシュメモリへのアクセスを行わない場合のメモリ
アクセスをＴ。Ｆとすると、キャッシュメモリのアクテ
ィブ、インアクティブのターニングポイントは、下式に
より計算される。

７ｃ、＝　　Ｔｃｆｂ　　　　　　　・・・　Ｇ′ｒ）
メモリアクセスの期待値が小さい方が高速処理が可能で
あるから、仮数Ｒｃ　ｆを導入して下式のように表す。

Ｒｃｒ＝　　Ｔｃｒｂ　／Ｔｃｒ　　・・・　０秒とす
る。

コードフェッチアクセスに関して、 Ｒｃｒ＜１のときはキャッシュメモリの使用により性能
向上が可能であり、 Ｒｃｒ＞１のときはキャッシュメモリを無効化した方が
処理の高速化に寄与する割合が高く、Ｒｃ、＝１のとき
は性能に差がない。

α０、ＯＤ式をαの式に代入すると、 ・　・　・αつ 実際値を挿入した計算は前述と同様である。

次に、データリードアクセスも同様な計算を行う。

マルチリプレース方式のキャフシンメモリシステムにお
けるデータリード・メモリサイクルの期待値Ｔｃｆｌ＋
は、 α、ｒはヒツト率、 Ｃｄｒｏはキャツシュヒツト時のメモリサイクル数、 Ｃｄｒｒはキャッシュミスヒツト時のメモリサイクル数
、である。

Ｔｄｒｂ”αａｒ−Ｃｄｒｅ　＋　（１−αｄｒ）　　
・Ｃｄｒｒ・（２０〉 となる。

キャッシュメモリへのアクセスを行わない場合のメモリ
アクセスをＴｄｒとすると、キャッシュメモリのアクテ
ィブ、インアクティブのターニングポイントは、下式に
より計算される。

Ｔｄｒ＝　　Ｔｄｒｂ　　　　　　　・・・　（２１）
メモリアクセスの期待値が小さい方が高速処理が可能で
あるから、仮数Ｒｄｒを導入して下式のように表す。

Ｒｄｒ＝Ｔｄｒｂ／Ｔｄｒ・・・（２２）とする。

データリードアクセスに関して、 Ｒｄｒ＜１のときはキャッシュメモリの使用により性能
向上が可能であり、 Ｒａｒ＞１のときはキャッシュメモリを無効化した方が
処理の高速化に寄与する割合が高く、Ｒ，、＝１のとき
は性能に差がない。

（２０）、（２１）を（２２〉式に代入すると、・　・
　・　・（２３） 実際値を挿入した計算は前述と同様である。

コードフェッチ、データリードもそれぞれの分岐点に関
してはシステム設計時に算出されるため、ハードウェア
で備えるべき機能は、ヒツト、ミスヒツトを計数するカ
ウンタと、この結果を元にヒツト率を計算する除算機構
と、除算の結果を分岐点と比較するコンパレータである
。

処理実行中にキャッシュメモリの有効判定機構を作動さ
せ、この結果を動的にフィードバックすることにより、
プログラム動作環境の動的チューニングを行うことがで
きシステムの最適化を図ることが可能となる。

第５図はキャッシュメモリの制御の更新処理を行うフロ
ーチャートである。

タスクの実行に先立ち、補助記憶装置よりプログラムを
読込み、主記憶上に展開する。これは、通常のタスクの
起動手順である（ステップ１）。

プログラムの読込みと同時にキャッシュ制御情報を読み
込む（ステップ２）。

ステップ２でキャッシュ制御情報が存在していれば、制
御情報をセットし、キャッシュ制御を有効とする（ステ
ップ３）。

ステップ２でキャッシュ制御情報が存在しない場合は、
キャッシュ制御を初期化する（ステップ４）。全てのリ
プレースをマルチリプレースで行うように制御する。タ
スク実行中のヒツト率によりこの転送方式が自動で変更
される場合がある。

次に、タスクが起動され、主記憶上に展開されているプ
ログラムの実行が開始される（ステップ５〉。

次に、タスクの終了が監視される（ステップ６〉終了し
ていればヒツト率、リプレース方式等、キャッシュ制御
に必要な情報を読み込む（ステップ７）。

読み込まれたキャッシュ制御情報は、プログラムの実行
時の１つの情報として、補助記憶装置に記録される（ス
テップ８）。次回のタスク起動のときは、キャッシュ制
御情報がすでに記憶されているので、これをキャッシュ
制御機構に設定することにより動作環境の最適化が図ら
れる。

第６図はモノリプレースとマルチリプレースの切換シス
テムの構成例である。

システムはＣＰＵ、キャッシュコントローラ１、キャッ
シュメモリ２、ヒツト率カウンタ３及びメインメモリ４
により構成される。

ヒツト率カウンタ３はＣＰＵによりバスアクセスを監視
し、かつ、キャッシュコントローラ２からヒツト・ミス
ヒツト信号により、ヒツト率をモニタする。ヒツト率と
、予め設定されているモノリプレースのサイクルタイム
、マルチリプレースにおけるサイクルタイムからモノリ
プレースとマルチリプレースとの優劣を判定し、リプレ
ース方式切換信号を発行する。

キャッシュコントローラ１は、制御線１１４を介して送
出されるヒツト率カウンタ３からのリプレース方式切換
信号によって、モノリプレースとマルチリプレースの制
御を動的に行う。モノリプレースがセレクトされた場合
は、ＣＰＵから出力されたアドレスのタグアドレス部と
、タグアドレスに格納されている情報が一致した場合は
、サブブロックの該当する部分のみリプレースする。一
致しなかった場合はリプレース更新アルゴリズムにより
セレクトされたサブブロックのうち該当する部分をリプ
レースし、他の部分の情報は全て無効化する。

第７図はコードキャッシュ及びデータキャッシュのオン
／オフ制御システムの構成図である。

このシステムはＣＰＵ、キャッシュコントローラ１、キ
ャッシュメモリ２、コード用ヒツト率カウンタ３−１、
データ用ヒツト率カウンタ３−２、メインメモリ４によ
り構成される。

１１５〜Ｊ１８は制御線である。

コード用ヒツト率カウンタ３−１は制御線１１５を介し
てＣＰＵによるコードアクセスをコードアクセス信号に
より監視し、かつ、キャッシュコントローラからのヒツ
ト／ミスヒツト信号により、コードアクセス時のヒツト
率をモニタする。ヒツト率と、予め設定されているノン
キャッシュアクセス時のサイクルタイム、キャッシュミ
スヒツト時のサイクルタイム、キャツシュヒツト時のサ
イクルタイムから、キャッシュ動作の有効・無効を判定
し、制御線ｌ１７を介して「Ｃ−イネーブル」を発行す
る。

データ用ヒツト率カウンタ３−２は制御線１１６を介し
てＣＰＵによるデータアクセスをデータアクセス信号に
より監視し、かつ、キャッシュコントローラからのヒツ
ト／ミスヒツト信号により、データアクセス時のヒツト
率をモニタする。ヒツト率と、予め設定されているノン
キャッシュアクセス時のサイクルタイム、キャッシュミ
スヒツト時のサイクルタイム、キャツシュヒツト時のサ
イクルタイムから、キャッシュ動作の有効・無効を判定
し、制御線１１８を介して「Ｄ−イネーブル」を発行す
る。

キャッシュコントローラｌは、コード用ヒツト率カウン
タ３−１からの「Ｃ−イネーブル」と、データ用ヒツト
率カウンタ３−２からの「Ｄ−イネーブル」により、キ
ャッシュ動作のオン／オフを制御する。この制御自体は
従来方式と同様に、キャッシュコントローラのチップセ
レクト等をオン／オフすることにより実現することがで
きる。

〔発明の効果〕

以上説明したように、本発明によれば、ソフトウェアに
よるチコーニングに代わり、キャッシュメモリの各種機
能の設定をハードウェアで実現することにより、キャッ
シュメモリシステムの処理能力の最適化を可能にする。

【図面の簡単な説明】

第１ｒ！ｌＪは本発明の原理構成図、 第２図はキャッシュコントローラ構成国、第３図は本発
明の一実施例システム構成国、第４図は本発明の他の実
施例システム構成国、第５図はキャッシュメモリ制御の
更新処理フローチャート、 第６図はマルチリプレースとモノリプレースの切換シス
テム構成図、 第７図はコードキャッシュとデータキャッシュのオン／
オフ制御システム構戒図、 第８．９図はモノリプレース説明図、及び第１０図はマ
ルチリプレース説明図である。 （符号の説明） １・・・キャッシュコントローラ、 ２°゛″キヤツシユメモリ、 ３・・・ヒツト率カウンタ、 ３−１・・・コード用ヒツト率カウンタ、３−２・・・
データ用ヒツト率カウンタ、４・・・メインメモリ。

Claims (1)

1. 【特許請求の範囲】 １、キャッシュメモリ（２）内のキャッシュデータをサ
   ブブロック単位で管理するキャッシュコントローラ（１
   ）のキャッシュメモリ制御方式であって、前記キャッシ
   ュデータのリプレース動作を、前記サブブロック単位で
   行うマルチリプレースか、前記サブブロック内の個々の
   データの有効・無効を管理するバリッドビット単位で行
   うモノリプレースか、の何れかを選択するリプレース選
   択手段、を具備することを特徴とするキャッシュメモリ
   制御方式。 ２、前記リプレース選択手段は、 キャッシュデータのヒット率をカウントするヒット率計
   測手段と、 前記ヒット率と、前記マルチリプレースのサイクルタイ
   ムと、前記モノリプレースのサイクルタイムとにより算
   出されるメモリサイクルの期待値に基づき、マルチリプ
   レースとモノリプレースの何れが有利かを判定する判定
   手段と、 前記判定手段の判定結果に基づき有利な方のリプレース
   に切り換える切換手段と、 を具備する請求項１に記載のキャッシュメモリ制御方式
   。 ３、前記判定は、モノリプレースにおけるキャッシュヒ
   ットとキャッシュミスヒットのメモリサイクルの期待値
   及びマルチリプレースにおけるキャッシュヒットとキャ
   ッシュミスヒットのメモリサイクルの期待値の比から算
   出された仮数の、整数「１」との大小関係で行われる請
   求項２に記載のキャッシュメモリ制御方式。 ４、前記キャッシュメモリのコードキャッシュ部分とデ
   ータキャッシュ部分を独立に制御可能なキャッシュメモ
   リ制御方式であって、 前記コードキャッシュ部分と前記データキャッシュ部分
   のリプレース動作を、前記サブブロック単位で行うマル
   チリプレースか、前記サブブロック内の個々のデータの
   有効・無効を管理するバリッドビット単位で行うモノリ
   プレースか、の何れかを選択するリプレース選択手段、 を具備することを特徴とするキャッシュメモリ制御方式
   。 ５、前記リプレース選択手段は、 コードのヒット率と、データのヒット率をカウントする
   ２つ計測手段と、 前記各々のヒット率と、前記マルチリプレース若しくは
   モノリプレースのコードフェッチにおけるサイクルタイ
   ム及び前記マルチリプレース若しくはモノリプレースの
   データリードのサイクルタイムとにより算出されるメモ
   リサイクルの期待値に基づき、各々、マルチリプレース
   とモノリプレースの何れが有利かを判定する判定手段と
   、前記判定手段の判定結果に基づき有利な方のリプレー
   スに切り換える切換手段と、 を具備する請求項４に記載のキャッシュメモリ制御方式
   。 ６、前記判定は、マルチリプレース若しくはモノリプレ
   ースのコードフェッチにおけるキャッシュヒットとキャ
   ッシュミスヒットのメモリサイクルの期待値及びマルチ
   リプレース若しくはモノリプレースのデータリードにお
   けるメモリサイクルの期待値の比から算出された仮数の
   、整数「１」との大小関係で行われる請求項５に記載の
   キャッシュメモリ制御方式。 ７、前記判定されたマルチリプレース若しくはモノリプ
   レースの何れか最適なデータを保存し、次回のプログラ
   ムロード時に、前記保存データを読み出し、プログラム
   の実行前にキャッシュメモリの制御方法の更新を行う請
   求項２〜６の何れかに記載のキャッシュメモリ制御方式
   。 ８、キャッシュメモリの制御方式であって、前記キャッ
   シュメモリの動作をイネーブルあるいはディセーブルす
   るリプレース選択手段を具備する事を特徴とするキャッ
   シュメモリ制御方式。 ９、前記リプレース選択手段は、キャッシュデータのヒ
   ット率をカウントするヒット率カウント手段と、 前記ヒット率と、前記マルチリプレースのサイクルタイ
   ムまたは前記モノリプレースのサイクルタイムとにより
   算出されるメモリサイクルの期待値に基づき、キャッシ
   ュの有効・無効の何れが有利かを判定する判定手段と、 前記判定手段に基づき、キャッシュの有効・無効の何れ
   か有利な方を選択し、切り換える切換手段を具備する請
   求項８に記載のキャッシュメモリ制御方式。 １０、前記キャッシュメモリの無効化制御が可能なキャ
   ッシュメモリ制御方式であって、 前記キャッシュメモリのリプレース動作を、前記サブブ
   ロック単位で行うマルチリプレースか、前記個々のデー
   タの有効・無効を管理するバリッドビット単位で行うモ
   ノリプレースか、の何れかを選択するリプレース選択手
   段、 を具備することを特徴とするキャッシュメモリ制御方式
   。