JPH03143026A - ディジタル―アナログ変換器 - Google Patents
ディジタル―アナログ変換器Info
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- JPH03143026A JPH03143026A JP28127989A JP28127989A JPH03143026A JP H03143026 A JPH03143026 A JP H03143026A JP 28127989 A JP28127989 A JP 28127989A JP 28127989 A JP28127989 A JP 28127989A JP H03143026 A JPH03143026 A JP H03143026A
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- 239000011159 matrix material Substances 0.000 claims abstract description 27
- 238000009826 distribution Methods 0.000 abstract description 15
- 239000006185 dispersion Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマトリクスセル方式のモノリシックディジタル
−アナログ変換器に関する。
−アナログ変換器に関する。
［従来の技術］
０行ｍ列のマトリクスに配列された一定量の電流源スイ
ッチセルを人力ディジタル信号に応じてスイッチングさ
せ出力電流の総和をコントロールするマトリクスセル方
式のディジタル−アナログ変換器（以降、Ｄ／Ａ変換器
と記す）において、その電流源スイッチセルの選択順序
はＤ／Ａ変換器のリニアリティ特性に大きく影響する。
ッチセルを人力ディジタル信号に応じてスイッチングさ
せ出力電流の総和をコントロールするマトリクスセル方
式のディジタル−アナログ変換器（以降、Ｄ／Ａ変換器
と記す）において、その電流源スイッチセルの選択順序
はＤ／Ａ変換器のリニアリティ特性に大きく影響する。
それは一定量のはずの電流源スイッチセルが少なからぬ
誤差を持ち一つ一つのセルの重みが異なってしまってい
るからである。
誤差を持ち一つ一つのセルの重みが異なってしまってい
るからである。
第３図は１行１６列のマトリクスセル方式のＤ／Ａ変換
器の従来例を示すもので、１はエンコーダ回路、２はバ
イアス回路、３はディジタル信号入力端子、４はマトリ
クスセル部、５はアナログ出力端子、６はアナログ出力
端子５に表れる出力信号の補信号を出力する端子である
。そして第４Ａ図は第３図に示されたＤ／Ａ変換器の各
電流源セルの電流値のバラツキ分布の一例を示し、第４
Ｂ図はそれらの電流源セルの選択順序（Ａ）（Ｂ）（Ｃ
）とりニアリティの関係を示すものである。
器の従来例を示すもので、１はエンコーダ回路、２はバ
イアス回路、３はディジタル信号入力端子、４はマトリ
クスセル部、５はアナログ出力端子、６はアナログ出力
端子５に表れる出力信号の補信号を出力する端子である
。そして第４Ａ図は第３図に示されたＤ／Ａ変換器の各
電流源セルの電流値のバラツキ分布の一例を示し、第４
Ｂ図はそれらの電流源セルの選択順序（Ａ）（Ｂ）（Ｃ
）とりニアリティの関係を示すものである。
これにみられるように、選択順序をマトリクス内の位置
に対して離散的に選ぶことによりリニアリティ特性を大
幅に改善することが可能である。そこて従来のＤ／Ａ変
換器は設計段階においてそのバラツキ分布を想定し、選
択順序を決定してエンコーダ回路からマトリクスセル部
への結線を行いリニアリティ特性の向上を図っていた。
に対して離散的に選ぶことによりリニアリティ特性を大
幅に改善することが可能である。そこて従来のＤ／Ａ変
換器は設計段階においてそのバラツキ分布を想定し、選
択順序を決定してエンコーダ回路からマトリクスセル部
への結線を行いリニアリティ特性の向上を図っていた。
しかしこの手法には以下のような欠点がある。
一つは想定したバラツキ分布が実際の分布と異なってし
まった場合、最適なりニアリテイ特性が得られないこと
、一つはビルディングブロック方式の半導体集積回路装
置に搭載することを目的として設計する場合、そのＤ／
得変換器がチップ内のどの位置におかれるか、その回り
にどのようなブロックがおかれるかわからないことから
、そのバラツキ分布は全く予測し得す従って最適なリニ
アリティ特性を得るようにＤ／Ａ変換器を設計すること
ができないことである。
まった場合、最適なりニアリテイ特性が得られないこと
、一つはビルディングブロック方式の半導体集積回路装
置に搭載することを目的として設計する場合、そのＤ／
得変換器がチップ内のどの位置におかれるか、その回り
にどのようなブロックがおかれるかわからないことから
、そのバラツキ分布は全く予測し得す従って最適なリニ
アリティ特性を得るようにＤ／Ａ変換器を設計すること
ができないことである。
［発明が解決しようとする問題点コ
上述したように従来のマトリクスセル方式のＤ／Ａ変換
器はある特性のバラツキ分布に効果を現すよう設計する
しかなく、このような場合マトリクス部のチップ内にお
ける位置関係が明白な標準ＬＳＩならば、それほど問題
はないが、Ｄ／Ａ変換器マクロとして設計し、ビルディ
ングブロック方式の半導体集積回路に搭載する場合は効
果を発揮することができない。
器はある特性のバラツキ分布に効果を現すよう設計する
しかなく、このような場合マトリクス部のチップ内にお
ける位置関係が明白な標準ＬＳＩならば、それほど問題
はないが、Ｄ／Ａ変換器マクロとして設計し、ビルディ
ングブロック方式の半導体集積回路に搭載する場合は効
果を発揮することができない。
マトリクスセル部の各電流源セルの電流値がバラつく理
由としては、チップ内の熱分布や組立時のチップの変形
等が考えられ、故にマトリクスセル部のチップ内におけ
る位置関係が不明であったり組み立てるパッケージが千
差万別であるような場合はそのバラツキ分布を予測でき
ない。ビルディングブロック方式により実現されるＡＳ
ＩＣ（特定用途向けＬＳ Ｉ）はまさにこの場合に相当
するわけで、従来からのＤ／Ａ変換器では最適な特性を
得ることができなかった。
由としては、チップ内の熱分布や組立時のチップの変形
等が考えられ、故にマトリクスセル部のチップ内におけ
る位置関係が不明であったり組み立てるパッケージが千
差万別であるような場合はそのバラツキ分布を予測でき
ない。ビルディングブロック方式により実現されるＡＳ
ＩＣ（特定用途向けＬＳ Ｉ）はまさにこの場合に相当
するわけで、従来からのＤ／Ａ変換器では最適な特性を
得ることができなかった。
［発明の従来技術に対する相違点］
上述した従来のマトリクスセル方式のＤ／Ａ変換器に対
して本発明のＤ／Ａ変換器はマトリクスセル部の各電流
源セルの選択ｊ順序を自由に変更できるという相違点を
有する。
して本発明のＤ／Ａ変換器はマトリクスセル部の各電流
源セルの選択ｊ順序を自由に変更できるという相違点を
有する。
［問題点を解決するための手段］
本発明の要旨は、電流源スイッチセルをマトリクスに配
列して成るディジタル−アナログ変換器において、前記
電流源スイッチセルの選択順序を変更するための制御回
路および該制御回路に選択順序を指示するための信号端
子を設けたことである。
列して成るディジタル−アナログ変換器において、前記
電流源スイッチセルの選択順序を変更するための制御回
路および該制御回路に選択順序を指示するための信号端
子を設けたことである。
［発明の作用］
上記構成に係るディジタル−アナログ変換器は、電流源
スイッチセルの選択順序を信号端子に供給される指示に
従って任意に選択できる。従って電流源スイッチセルの
電流値のバラツキを判断したら、上記信号端子を介して
選択順序を指示し、最適なリニアリティを実現する。
スイッチセルの選択順序を信号端子に供給される指示に
従って任意に選択できる。従って電流源スイッチセルの
電流値のバラツキを判断したら、上記信号端子を介して
選択順序を指示し、最適なリニアリティを実現する。
［実施例コ
第１図に本発明の第１実施例を示す。本実施例は第３図
のＤ／Ａ変換器に本発明を適用したもので１０はコント
ロール回路も含めた１６Ｘ１６のクロスポイントスイッ
チを表し、これによって選択順序を変更する。１１はク
ロスポイントスイッチのコントロール端子てこの端子に
信号を加え選択順序を変更する。いまＹｌ、Ｙ２．
・・・ Ｙｌ６のクロスポイントスイッチ人力にそれぞ
れ順序１．順序２．・・・、順序１６のエンコード信号
がエンコーダ回路１から加えられ、ＸｎとＹｍを結ぶス
イッチをＳ（ｎ、ｍ）とすると、 （例えば、ＸｌＯと
Ｙ９を結ぶスイッチはＳ （１０，９）となる）第４図
に示した三つの選択順序Ａ、 Ｂ、 Ｃは表１のよ
うなスイッチコントロールで実現するとができる。本実
施例の場合、４つのコントロール端子１１によって１６
通りの選択順序を選べるようコントロール回路１２が構
成されており表１の選択順序はこの内の３通りに相当す
る。コントロール回路１２はランダムロジックによって
構成される。
のＤ／Ａ変換器に本発明を適用したもので１０はコント
ロール回路も含めた１６Ｘ１６のクロスポイントスイッ
チを表し、これによって選択順序を変更する。１１はク
ロスポイントスイッチのコントロール端子てこの端子に
信号を加え選択順序を変更する。いまＹｌ、Ｙ２．
・・・ Ｙｌ６のクロスポイントスイッチ人力にそれぞ
れ順序１．順序２．・・・、順序１６のエンコード信号
がエンコーダ回路１から加えられ、ＸｎとＹｍを結ぶス
イッチをＳ（ｎ、ｍ）とすると、 （例えば、ＸｌＯと
Ｙ９を結ぶスイッチはＳ （１０，９）となる）第４図
に示した三つの選択順序Ａ、 Ｂ、 Ｃは表１のよ
うなスイッチコントロールで実現するとができる。本実
施例の場合、４つのコントロール端子１１によって１６
通りの選択順序を選べるようコントロール回路１２が構
成されており表１の選択順序はこの内の３通りに相当す
る。コントロール回路１２はランダムロジックによって
構成される。
このようにいくつかの選択順序を選べることによって、
マトリクスセル部４のバラツキ分布に対応して最適な選
択順序を選ぶことができ、様々な条件下でも特性の向上
を図ることができる。例えば第３図に示す従来のＤ／Ａ
変換器の選択順序が第４図Ａ、 Ｂ図のＣに固定され
たとすると、バラツキ分布が第５Ａ図に示すような分布
になると選択順序ＣよりもＢの方が０． ２〜０．３
［ＬＳＢ］だけ非直線性誤差がよいことが第５Ｂ図から
れかる。従来のＤ／Ａ変換器では、それを変更すること
はかなわなかったが本実施例によるＤ／Ａ変換器ならば
、表１の選択順序Ｂにしたがったスイッチコントロール
でその変更を容易に行え、０． ２〜０．３ ［ＬＳＢ
］の特性の向上が図れる。
マトリクスセル部４のバラツキ分布に対応して最適な選
択順序を選ぶことができ、様々な条件下でも特性の向上
を図ることができる。例えば第３図に示す従来のＤ／Ａ
変換器の選択順序が第４図Ａ、 Ｂ図のＣに固定され
たとすると、バラツキ分布が第５Ａ図に示すような分布
になると選択順序ＣよりもＢの方が０． ２〜０．３
［ＬＳＢ］だけ非直線性誤差がよいことが第５Ｂ図から
れかる。従来のＤ／Ａ変換器では、それを変更すること
はかなわなかったが本実施例によるＤ／Ａ変換器ならば
、表１の選択順序Ｂにしたがったスイッチコントロール
でその変更を容易に行え、０． ２〜０．３ ［ＬＳＢ
］の特性の向上が図れる。
（以下、余白）
表１
第２Ａ図に本発明の第２実施例を示す。本実施例のＤ／
Ａ変換器は８行４列のマトリクスセル部（２４）を有し
、１つの電流源スイッチセルは３つの信号によって制御
される。その論理を表２に示す。尚、表２中のＡ、
Ｂ、 Ｃ，ＩＯ，Ｔでは第２Ｂ図に示す信号とする。
Ａ変換器は８行４列のマトリクスセル部（２４）を有し
、１つの電流源スイッチセルは３つの信号によって制御
される。その論理を表２に示す。尚、表２中のＡ、
Ｂ、 Ｃ，ＩＯ，Ｔでは第２Ｂ図に示す信号とする。
Ａ、 ８人力が低レベルの時は■に電流が出力され、
Ａが低レベルＢが高レベルの時はＣにより決定され、Ｃ
が低レベルの時■に高レベルの時ＩＯに出力される。モ
してＡ。
Ａが低レベルＢが高レベルの時はＣにより決定され、Ｃ
が低レベルの時■に高レベルの時ＩＯに出力される。モ
してＡ。
８人力が高レベルならば■０に出力される。そこで行方
向のセルの選択にＡ、 Ｂの２人力、列方向のセルの
選択にＣ人力を用いてマトリクスセルの選択を行ってい
る。２１．２２はエンコーダ回路、２３はバイアス回路
、３０．３１が選択順序変更回路で、３０は２線式の８
×８クロスポイントスイツチで第６図にその構成を示す
。３１は４×４クロスポイントスイツチでそれぞれスイ
ッチコントロール回路も含まれている。
向のセルの選択にＡ、 Ｂの２人力、列方向のセルの
選択にＣ人力を用いてマトリクスセルの選択を行ってい
る。２１．２２はエンコーダ回路、２３はバイアス回路
、３０．３１が選択順序変更回路で、３０は２線式の８
×８クロスポイントスイツチで第６図にその構成を示す
。３１は４×４クロスポイントスイツチでそれぞれスイ
ッチコントロール回路も含まれている。
いまクロスポイントスイッチ３ｏの人力Ｖ１〜Ｖ８およ
びクロスポイントスイッチ３１の人力ｙｌ〜ｙ４に表３
に示すエンコード信号がエンコード回路２１および２２
から加えられているものとすると、行方向および列方向
の選択順序は表４および表５に示されるようなスイッチ
コントロールによっていくつかの選択順序を選ぶことが
できる。
びクロスポイントスイッチ３１の人力ｙｌ〜ｙ４に表３
に示すエンコード信号がエンコード回路２１および２２
から加えられているものとすると、行方向および列方向
の選択順序は表４および表５に示されるようなスイッチ
コントロールによっていくつかの選択順序を選ぶことが
できる。
表４のＳ （ｎ、ｍ）はクロスポイントスイッチ３ｏの
Ｖｎと〜Ｖｍを結ぶスイッチを表し、表５のｓｌ、ｋ）
はクロスポイントスイッチ３１のｘｊとｙｋを結ぶスイ
ッチを表している。本実施例の場合行方向は３つのコン
トロール端はに４．に３．に２によって、列方向は２つ
のコントロール端子Ｋｌ、ＫＯによってそれぞれ８通り
、４通りの選択順序を選べるようコントロール回路が構
成されており表４２表５の選択順序はこの内の３通りに
相当する。コントロール回路はランダムロジックによっ
て構成される。
Ｖｎと〜Ｖｍを結ぶスイッチを表し、表５のｓｌ、ｋ）
はクロスポイントスイッチ３１のｘｊとｙｋを結ぶスイ
ッチを表している。本実施例の場合行方向は３つのコン
トロール端はに４．に３．に２によって、列方向は２つ
のコントロール端子Ｋｌ、ＫＯによってそれぞれ８通り
、４通りの選択順序を選べるようコントロール回路が構
成されており表４２表５の選択順序はこの内の３通りに
相当する。コントロール回路はランダムロジックによっ
て構成される。
これによって第２実施例でも第１実施例と同様マトリク
スセル部２４のバラツキ分布に対応して最適な選択順序
を選ぶことができ、様々な条件下でも特性の向上が図れ
る。
スセル部２４のバラツキ分布に対応して最適な選択順序
を選ぶことができ、様々な条件下でも特性の向上が図れ
る。
表３
表４
表５
［発明の効果コ
以上説明したように本発明は、エンコード回路とマトリ
クスセル部との間にエンコード信号を任意に振り分ける
回路を設けることでチップレイアウト後の位置関係や組
立パッケージによるチップの変形などの影響によるマト
リクスセル部の様々なバラツキ分布に対応できるように
なり、最適なりニアリティ特性が得られるという効果を
奏する。
クスセル部との間にエンコード信号を任意に振り分ける
回路を設けることでチップレイアウト後の位置関係や組
立パッケージによるチップの変形などの影響によるマト
リクスセル部の様々なバラツキ分布に対応できるように
なり、最適なりニアリティ特性が得られるという効果を
奏する。
第１図は本発明の一実施例を示す回路図、第２Ａ図は本
発明の第２実施例を示す回路図、第２Ｂ図は表２中の信
号を説明する図、第３図は従来のＤ／Ａ変換器である。 第４Ａ図は第３図のＤ／Ａ変換器のマトリクスセル部の
バラツキ分布を示す図、第４Ｂ図は第４八図中の選択順
序ごとのりニアリティ特性を示すグラフ、第５Ａ図は第
３図のＤ／Ａ変換器のマトリクスセル部のバラツキを示
す図、第５Ｂ図は第５八図中の選択順序ごとのりニアリ
ティ特性を示すグラフ、第６図は第２実施例中の８×８
クロスポイントスイツチを示す回路図である。 第１図中、 １・・・・・・・・エンコーダ回路、 ２・・・・・・・・バイアス回路、 ３・・・・・・・・ディジタル入力端子（Ｄ３． Ｄ
２． Ｄｉ、 Ｄｏ）、４・・・・・・・・マトリ
クスセル部 （１行１６列）、 ５・・・・・・・・アナログ出力端子（１０）、６・・
・・・・・・ＩＯの補信号出力端子（′ＵＴ５）、１０
・ ・ ・ ・ ・ １１ ・ ・ ・ ・ １２ ・ ・ ・ ・ 第２図中、 ２１．２２・ ２３・・・・ ２４・・・・ ３０ ・ ・ ・ ・ ３１ ・ ・ ・ ・ ・ 第６図中、 ３２・・・・ ・・・・スイッチコントロール回路。 ・・１６Ｘ１６クロスポイント スイッチ、 ・スイッチコントロール入力端子、 ・スイッチコントロール回路、 ・・・エンコーダ回路、 ・・・バイアス回路、 ・・・マトリクスセル部 く８行４列）、 ・２線式８×８クロスポイント スイッチ、 ・４×４クロスポイントスイツチ、
発明の第２実施例を示す回路図、第２Ｂ図は表２中の信
号を説明する図、第３図は従来のＤ／Ａ変換器である。 第４Ａ図は第３図のＤ／Ａ変換器のマトリクスセル部の
バラツキ分布を示す図、第４Ｂ図は第４八図中の選択順
序ごとのりニアリティ特性を示すグラフ、第５Ａ図は第
３図のＤ／Ａ変換器のマトリクスセル部のバラツキを示
す図、第５Ｂ図は第５八図中の選択順序ごとのりニアリ
ティ特性を示すグラフ、第６図は第２実施例中の８×８
クロスポイントスイツチを示す回路図である。 第１図中、 １・・・・・・・・エンコーダ回路、 ２・・・・・・・・バイアス回路、 ３・・・・・・・・ディジタル入力端子（Ｄ３． Ｄ
２． Ｄｉ、 Ｄｏ）、４・・・・・・・・マトリ
クスセル部 （１行１６列）、 ５・・・・・・・・アナログ出力端子（１０）、６・・
・・・・・・ＩＯの補信号出力端子（′ＵＴ５）、１０
・ ・ ・ ・ ・ １１ ・ ・ ・ ・ １２ ・ ・ ・ ・ 第２図中、 ２１．２２・ ２３・・・・ ２４・・・・ ３０ ・ ・ ・ ・ ３１ ・ ・ ・ ・ ・ 第６図中、 ３２・・・・ ・・・・スイッチコントロール回路。 ・・１６Ｘ１６クロスポイント スイッチ、 ・スイッチコントロール入力端子、 ・スイッチコントロール回路、 ・・・エンコーダ回路、 ・・・バイアス回路、 ・・・マトリクスセル部 く８行４列）、 ・２線式８×８クロスポイント スイッチ、 ・４×４クロスポイントスイツチ、
Claims (1)
- 電流源スイッチセルをマトリクスに配列して成るディジ
タル−アナログ変換器において、前記電流源スイッチセ
ルの選択順序を変更するための制御回路および該制御回
路に選択順序を指示するための信号端子を設けたことを
特徴とするディジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28127989A JPH03143026A (ja) | 1989-10-27 | 1989-10-27 | ディジタル―アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28127989A JPH03143026A (ja) | 1989-10-27 | 1989-10-27 | ディジタル―アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03143026A true JPH03143026A (ja) | 1991-06-18 |
Family
ID=17636859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28127989A Pending JPH03143026A (ja) | 1989-10-27 | 1989-10-27 | ディジタル―アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03143026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993025006A1 (en) * | 1992-06-01 | 1993-12-09 | Matsushita Electric Industrial Co., Ltd. | D/a converter and a/d converter |
| EP1178611A2 (en) * | 2000-06-23 | 2002-02-06 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current cell and current addition type digital-to-analog converter |
| US12126350B2 (en) | 2022-08-24 | 2024-10-22 | Global Unichip Corporation | Digital-to-analog converter and operation method thereof |
-
1989
- 1989-10-27 JP JP28127989A patent/JPH03143026A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993025006A1 (en) * | 1992-06-01 | 1993-12-09 | Matsushita Electric Industrial Co., Ltd. | D/a converter and a/d converter |
| US5539403A (en) * | 1992-06-01 | 1996-07-23 | Matsushita Electric Industrial Co, Ltd | D/A conversion apparatus and A/D conversion apparatus |
| EP1178611A2 (en) * | 2000-06-23 | 2002-02-06 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current cell and current addition type digital-to-analog converter |
| EP1178611A3 (en) * | 2000-06-23 | 2004-03-31 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current cell and current addition type digital-to-analog converter |
| US12126350B2 (en) | 2022-08-24 | 2024-10-22 | Global Unichip Corporation | Digital-to-analog converter and operation method thereof |
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