JPH03139001A - 不連続的増分信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、−殻内には増分移相器および増分減衰器のよ
うな不連続的増分信号処理装置に関し、特に、信号属性
（位相または振幅など）の不連続的増分変化を行なうた
めの、並列分岐Ｎ状態回路網および方法に関する。

［従来の技術］ 不連続的増分信号処理装置は、信号属ｆ！ｌ：（位相ま
たは振幅など）の不連続的増分変化を行なうことにより
入力信号を処理する。不連続的増分信号処理装置（例え
ば、増分移相装置）の従来の構造は、Ｎ個の２進状態処
理回路網（例えば、移相回路網）のカスケードを含み、
それらのそれぞれが２つの増分信号属性状態（例えば、
増分移相状態）間でスイッチング可能になっていること
によって、該不連続増分装置は、入力信号を処理して、
出力信号として総計２Ｎ個の信号属性状Ｂ（例えば、位
相状態）のうちの１つを与える。

不連続的増分信号処理装置は、増分移相器または増分減
衰器などへの応用に広く用いられている。

１例としての不連続的移相装置においては、Ｎ個の２進
状態位相回路網がカスケードにされ２Ｎ個の移相増分を
与えうるようになっている。無線周波（ＲＦ）移相装置
の１つの主要な応用は、電子制御式整相アレイレーダ装
置に対するものである。

整相アレイレーダ装置は、ビームステアリングのために
何ら機械的移動を必要としないアンテナを用い、数百ナ
ノ秒間に完全なアンテナ走査を行ないうる。従って、電
子ステアリングビームを用いる整相アレイ装置は、経費
、信頼性、帯域幅、ＳＮ比、ダイナミックレンジ、挿入
損（信号電力減衰）、および３次遮断点に関し、それに
代わるべき機械ステアリングのものと比較しうる程度に
することができれば、多くのアンテナステアリング応用
面において有利である。

電子整相アレイレーダは、移相装置を用いて多重移相Ｒ
Ｆ信号を発生し、これらの信号は組合わさって（干渉し
て）、移相装置をｌ１ｔｌｌすることにより走査されう
る指向性ビームをつくる。大形整相アレイは、通常ディ
ジタルコンビ１−夕によってステアリングされるので、
ＲＦ移相装置は一般に、好ましくは不連続的増分ソリッ
ドステート装置により構成される。

不連続的増分移相装置は、通常２進状態移相回路網のカ
スケードを用いる。２進状態移相回路網には、２つの主
要形式・・・ローデツドライン（ｌｏａｄｅｄ　１ｉｎ
ｅ　）およびスイッチトライン（ｓｗｔｔｃｈｅｄｌｉ
ｎｅ　）がある（反射移相回路網は、スイッチトライン
移相回路網の部分集合であるものと仮定される）。ロー
デツドライン回路網は、小さい位相増分における、位相
の正確さ、低い固有挿入損、および低い挿入損変動によ
り、一般に最下位２進位相数、または位相ビット（すな
わち、小さい位相増分）に対して好ましい。スイッチト
ライン回路網は、最上位位相ビット（すなわち、大きい
位相増分）において好ましいが、そのわけは、大きい位
相増分においては、ローデツドライン回路網は比較的大
きい位相誤差および挿入損変動を示すからである。従っ
て、通常の５ビツト移相装置は、最下位ビット（および
恐らくは次の最下位ビット）用のローデツドライン移相
回路網と１、他の位相ビット用のスイッチトライン回路
と、を含む。

スイッチトライン移相回路網における１つの重要問題は
、並列分岐線路（位相増分回路）のための制御素子とし
て能動装置が使用されるために、かなりの挿入損が避け
られないことである。従って、移相回路網の挿入損を克
服して全体的チャネル利得を維持するためには、チャネ
ル増幅器連鎖によるかなりの追加利得が要求８れる。そ
の結果、移相器挿入損の低減は、整相アレイ装置、特に
スイッチトライン移相回路網を用いているものに対して
は、重要となる。

受信チャネルおよび送信チャネルの双方における移相器
挿入損の低減のためには、追加の利得段、改善された雑
音指数の低雑音増幅器、追加の部品数、および電力酒費
の増大を要し、かつモジュール効率の低下も起こる。こ
れらの因子のそれぞれが、整相アレイ装置の実現の可能
性、生産の可能性、および製造経費に直接影響する。

分岐制御素子としてイオン打込みされた電界効果トラン
ジスタを用いた、現在のモノリシックＸ−バンド５ビツ
ト（２進状態）スイッチトライン移相装置は、約７ｄＢ
の挿入損を示す。ＰＩＮダイオードを用いた、対応する
移相器は、約４ｄＢの挿入損を示す。

従って、一般に、不連続的増分信号処理装置に関し、も
つと融通性に富む設計によって問題解決をはかる必要が
あり、特に、現在２３１Ｓ状態回路網（スイッチトライ
ンおよび／またはローデツドラインの）のみを用いて得
られるものよりも挿入損の小さい移相回路網が必要とさ
れる。

［発明の要約］ 本発明は、増分移相器および増分減衰各のような不連続
的増分信号処理装置に対する設計上の融通性を増大させ
るものであり、これらの装置は、並列分岐形Ｎ状態信号
処理回路網を用いて、入力信号の特定の信号属性（位相
、撮幅、または時間遅延など）の不連続的増分変化を行
ない、設計の最適化は、選択された数の並列分岐処理回
路網によって装置を構成し、それぞれの該処理回路網が
（２進状態回路網に限定されることなり）選択された数
の増分信号属性状態を有するようにして達成される。

１特徴を述べると、本発明の不連続的増分信号処理装置
は、入力信号を処理して選択された信号属性の増分変化
を行ない、出力信号の対応した属性状態を作り出す。こ
の装置は、少なくとも３つの増分信号属性状態を有する
少なくとも１つの並列分岐信号処理回路網を含み、それ
ぞれの該増分信号属性状態は、不連続的増分分岐回路に
より作り出される。それぞれの不連続的増分分岐回路は
、選択的に作動せしめられうろことにより入力信号の対
応した信号属性の増分変化を行ない、それによって対応
した出力信号の属性状態を作り出す。

通常、装置は多重並列分岐処理回路網を含む。

それぞれの処理回路網から選択された分岐回路が作動せ
しめられることによって、組合わされた増分信号属性の
変化が行なわれ、それによって、組合わされた出力信号
の属性状態が作り出される。

さらに特殊な特徴を述べると、この不連続的増分信号処
理装置は、移相装置を構成するのに用いつる。移相に応
用する場合、装置は多重並列分岐移相回路網を含み、そ
れらはそれぞれ３つまたはそれ以上の位相増分分岐回路
を含む（すなわち、３進またはそれ以上の状態回路網）
・・・装置に含まれる２進状態移相回路網の場合は、挿
入損を低減するために（分岐回路よりも）位相増分ロー
デツドライン回路を用いる方がよい。カスケードにされ
た回路網は、所定数の移相増分（位相状態）を与えうる
。

実施例においては、それぞれの位相増分分岐回路は、所
定の移相増分を生じうるよう配置された抵抗成分および
リアクタンス成分ににより形成された伝送線路部分のそ
れぞれの端部に１つのＰＩＮダイオードを含む。制御回
路が、この分岐回路を、バイアスを与えることによりＰ
ＩＮダイオードをオン状態にし、入力のＲＦ倍信号伝送
線路部分を経て結合せしめることにより選択的に作動せ
しめて、所望の増分移相を行なう。

移相装置の構造は、挿入損、挿入損の変動を最小化し、
ＶＳＷＲを制御しつつ、特定の位相分解能（すなわち、
最大位相誤差）を達成することを含め、さまざまな設計
上の考慮を行なうことによって決定される。挿入損の顕
著な低減は、必然的に数が多くなる２進状態回路網の代
わりに、３つまたはそれ以上の並列位相増分状態を有す
る移相回路網を用いることにより、カスケードにされる
移相回路網の数を減少せしめれば達成される。通常は、
３つまたはそれ以上の状態を有する移相回路網は、スイ
ッチトライン位相増分分岐回路により構成されるが、２
進状態回路網はローデツドライン回路により構成される
。

実施例においては、３２状態移相装置（総数３２の移相
増分）が、３つのカスケードにされた移相回路網・・・
すなわち、２つの４進状態（クイツト（Ｑｕｉｔ）　）
回路網および１つの２進状態（ピット（Ｂｉｔ　）　）
回路網・・・を用いて構成される。最上位クイツトは、
４つのスイッチトライン位相増分分岐回路を３み、これ
らは、基準、＋９０゜−１８０”、および−９０°の４
つの移相増分を与える。最下位クイツトも、４つのスイ
ッチトライン位相増分分岐回路を含み、これらは、基準
、−２２，５’　　−４５°、および−６７，５°の４
つの追加の移相増分を与える。最下位ビットは、位相増
分ローデツドライン回路であり、最後の１１．２５°の
移相増分を与える。

本発明の不連続的増分信号処理装置および方法の技術的
利点には、以下のものが含まれる。並列分岐Ｎ状態増分
イ５号処理回路網の使用により、改良された不連続的増
分信号処理装置を設計する上での融通性が増大する。装
置は、カスケードにされた２進状態回路網のみ用い設計
されるのではない。並列分岐Ｎ状態の設計方法は、移相
器および減衰器を含む一般の不連続的増分装置に適用可
能である。２進状態のみの装置が必要とするカスケード
回路網の数を減少せしめることにより、挿入損（信号電
力の減衰）が最小化されうる。例えば、移相装置は、３
つまたはそれ以上の位相増分状態（分岐）を有する移朴
徊路網を用いて設計することができ、その装置設計によ
れば、低挿入旧、良好なＶＳＷＲ特性、および複雑性の
低減を達成しうる。

以下、添付図面を参照しつつ、本発明および本発明の諸
利点について詳述する。

［実施例］ 不連続的増分信号処理装置の設計１に関ゴる本発明の並
列分岐Ｎ状態の方法は、移相装置の実施例に関連して詳
細に説明される。別の、減衰装置の実施例も説明される
。この並列分岐Ｎ状態の設計方法は、不連続的増分信号
処理装置の設計１に対し一般的に適用可能であり、本技
術分野に精通した者ならば、この詳細な説明に基づき、
これらの信号処理装置を容易に構成して本発明の利点を
実現できるはずである。

不連続的増分信号処理装置における並列分岐Ｎ状態の設
計方法、および実施例である不連続的増分移相装置およ
び同減衰装置の詳細な説明は、以下のように構成される
。

１、並列分岐Ｎ状態の設８１ ２、移相装置 ３、減衰装置 ４、結論 １、並列分岐Ｎ状態の設計　不連続的増分信号処理装置
を設計するための、本発明の並列分岐Ｎ状態の方法は、
カスケードにされた並列分岐増分処理回路網を用いてお
り、それぞれの該回路網は、２進状態回路網に限定され
ることなく、Ｎ個の状態を有する。

通常の２進状態並列分岐回路網は、本発明の一般化され
た並列分岐Ｎ１／Ｓ態技術の論理的８［Ｓ分集合をなす
。２進状態回路網は、２つの状態を有しくｎ−２＞　、
通常ピッｌ〜（２進数）と呼ばれる。

第１図を参照しつつ、実施例の不連続的増分移相装置に
関連して、−膜化された並列分岐Ｎ状態の設計方法を説
明する。

極座標平面の全体は、３６０°または２πラジアンの円
弧に分割される。−殻内なＮ状態移相素子は、与えられ
たフェイザ（ｐｈａｓｏｒ）甲、をｎ個の等しい増分に
分割する。等しい増分の数ｎ・は、その移相素子の「次
数」と呼ばれる。移相索子のフエイザ（または移相）の
増分φ、は、単にフエイ１ｆｔｌ／・を移相素子の次数
ｎ１によって除粋したものであり、従って、 １ となる。次数が、ｎ−２、ｎ＝３、ｎ＝４である移相素
子におけるフエイザ増分は、第１図に示されている。

並列分岐Ｎ状態移相装置においては、それぞれが選択さ
れた次数とノエイザ増分とを有する多重移相回路網がカ
スケードにされて、小さい全体的フェイザ増分を実現す
ると共に、移相器全体の複雑性を最小化している。この
ような−殻内なカスケード形Ｎ状態移相回路網において
は、フェイザＷとフエイザ増分φとの関係は、 ψ・＝φ・　　　　　　　（２） ＋１−１ によって表わされる。ただし、ここでφ、は最上位のフ
エイザ増分であり、通常ｖ１＝３６０”である。

これの、通常の２進状態の例は３素子２進（３ビツト）
移相器であり、その場合は、０°／１８０°素子が、０
°／９０”素子およびＯ’／４５°素子とカスケードに
されて、４５°の全体的フェイザ増分φ■　（すなわち
、それぞれが４５°である８つの移相増分）が得られる
。Ｏ。

／１８０°素子は、ｖ１＝３６０”およびφ１＝１８０
°で、最上位位相ビットと呼ばれる。同様にして、Ｏ”
／９０’″素子は、ｖ２＝１８０”およびφ２＝９０°
で第２最上位位相ビットであり、０’／４５”素子は、
ｖ３＝９ｏ°およびφ３−４５°で最下位位相ビットで
ある。

カスケードにされた同じ次数の位相回路網を用いた位相
装置においては、全体的移相器の位相状態または位相増
分の総数Ｎ１は、次式によって表わされる。

”　　　　　　　（３） Ｎ、＝ｎ ただし、ｒｍＪは、移相器内の同じ次数の位相回路網の
数である。前述の３ビツト移相鼎の例においては、ｎ＝
２およびｍ＝３であるから、Ｎ１＝２　　＝８　　　　
　（４） となる。

カスケードにされた混合次数の素子を有する、−膜化さ
れた移相装置の場合は、成分移相回路網の数および次数
によって位相状態または移相増分の総数を表わす関係式
（３）は、 となる。ただし、ｎ・は次数「ｉ」の移相回路網におけ
る該次数であり、ｍ　は次数「ｉ」の移相回路網の総数
である。関係式（１）および（５）を用いると、Ｕ合次
数の素子を有するカスケード移相回路の全体的フエイザ
増分、またはフエイザ分解能は、 または となる。

移相装置の応用においては、常に最大位相誤差が指定さ
れる。この最大位相誤差は、応用における目標のイメー
ジング、ナリング（ｎｕｌ！ｉｎｏ　＞、サイドローブ
を実現するために要求される最小位相分解能φ　　・　
　に翻訳される。この位相分解Ｈｒ　ｎ　＋　ｍｕｍ 能に対する判断基準は、次の不等式によって表わされる
。

φ・１≦φＭｉｎｉｍｕｍ　　　　　　　　　（８）（
８）式を（７）式に代入すると、 が得られる。

本発明のＮ状態設計方法においては、同じ全体的フエイ
ザ増分またはフエイザ分解能を、混合次数の並列分岐移
相回路網の異なった組合けを用いて得ることができる。

可能な組合せの数は、要求されるフエイザ分解能が小さ
くなるのに伴って著しく増大する。

以上の諸関係および本発明の並列分岐Ｎ状態の設計方法
を、構造設計の例によって説明する。この例においては
、最小７．５°のフエイザ分解能が指定される。これを
（９）式に代入すると、が得られる。移相回路Ａ、Ｂ、
およびＣと称される、３つの可能な構造の比較を行なう
。回路へにおいては、従来の方法により、２進状ｆＰＡ
（ｎ＝２）移相回路網のみが使用される。回路Ｂにおい
ては、２進（ｎ＝２）および４進（ｎ＝４）の双方の移
相回路網を用いた混合次数構造が使用される。最後に、
回路Ｃにおいては、移相器は、２進（ｎ＝２）、３進（
ｎ＝３）　、および４進（ｎ＝４）の移相回路網を使用
する。

回路へにおいていは、関係式（１０）は、（２）　　　
２Ｘ（３）　　　＋（４）０Ｘ（５）　　　Ｘ（６）０
　Ｘ（７）０　Ｘ　　≧４８（１１） または （２）”２＞４８　　　　　　　　（１２）となる。（
１２）式をｍ２について解くと、２進状態移相回路網（
またはビット）の数として、０ｇ　４８ （１３） ｍ２″’ｌｏｇ２ または ｍ２≧５．５８５　　　　　　　（１４）（移相回路網
の数） が得られる。ｍは整数でなくてはならないから、ｍ２＝
６　　　　　　　　　　　（１５）となる。

従って、回路Ａは、所望の位相分解能を得るためには、
６ビツト移相器でなくてはならない。これに関連して、
以上の適切な鎮を（５）式および（６）式に代入すると
、Ｎ１およびφ１−の正確な値は、Ｎ　＝６４およびφ
、＝５．６２５°とな■ る。

混合次数の移相回路網をＹｌｌいる移相装置において、
移相回路網の総数Σｍ・の最小化は、挿入ｎと移相回路
網の選択との間の、通常の設計上の取決めに関連する。

回路Ｂにおいては、関係式（１０）は、（２＞　　２Ｘ
（３）　　Ｘ（４）Ｉｌ１４Ｘ（５）’Ｘ（６）’Ｘ（
７）’Ｘ　≧４８（１６） または （２）　　　２Ｘ（４）　　　４≧４８　　　　（１７
）となる。ただし、ｍ２は２進状態移相回路網（ピット
）の数、ｍ４は４進状態回路網（クイツト）の数である
。対数処理をすると、 または ｍ　　　＋２ｍ　　　≧５．５８５　　　　　　（１９
）４ が得られる。

全体的移相装置内の移相回路網の総数Σｍ、の最小化は
、（ａ）ｍ２＝１およびｍ４＝３＜１ビツト、３クイツ
ト）、または（ｂ）ｍ２＝２およびｍ４＝２＜２ビツト
、２クイツト）のいずれかを選択することによって達成
できる。２進０−デッドライン移相回路網は、２進スイ
ッチトライン回路網よりも損失が小さいことがわかって
いるので、回路Ｂに対する２つの選択のうちで、２つの
２進（ローデツドライン）の回路網および２つの４進（
スイッチトランイン）回路網を用いる移相装置の挿入損
が最も小さくなる。

回路Ｂの移相器は、２ビツト、２クイツト移相器である
ことが示された。これに関連して、適する値を（５）式
および（６）式に代入すると、Ｎ、およびφ、の正確な
値は、Ｎ１＝６４およびφ１＝５．６２５°となる。

回路Ｃにおいては、関係式（１０）は、（２）ＩＩ１２
Ｘ（３）　　３Ｘ（４）　　４Ｘ（５）　　Ｘ（６）　
　Ｘ（７）　　Ｘｌ、、≧４８（２０） または （２）Ｉｌ１２ｘ　（３＞　　３ｘ　（４）　　４≧４
８（２１） となる。ただし、ｍ　はビット、ｍ３はテリット（Ｔｅ
ｒｉｔ　）　、ｍ４はクイツトのそれぞれ数である。

対数処理をすると、 が得られる。

移相回路網の総数Σｍ、の最小化は、（ａ）　ｍ２ｍ１
、ｍ３−１、およびｍ４＝２、（ｂ）　ｍ２　＝　１、
ｍ３＝２、およびｍ４＝１、または（ｃ）ｍ２＝２、ｍ
３−１、およびｍ４＝１、のいずれかを選択することに
よって達成される。回路Ｂにおけると同様の考察によれ
ば、２つの２進（ローデツドライン）素子と、１つの（
スイッチトライン）３進素子と、１つの（スイッチトラ
イン）４進素子と、を用いる移相回路の挿入損が最小と
なる。この移相器は、２ビツト、１テリツト、１クイツ
ト移相器と呼ばれる。

回路ＡおよびＢにおいては、Ｎ　およびφ、の■ 正確な値は、Ｎ、＝６４および φ、−５．６２５°であった。回路Ｃにおいて、適する
値を（５）式および（６）式に代入すると、Ｎ１および
φ１の正確な値は、Ｎ、＝４８およびφ、＝７．５”と
なる。従って、所望のフエイザ分解能における最小の状
態数は、回路Ｃにおいて得られる。その結果、回路Ｃの
複雑性は、回路ＡおよびＢの複雑性よりやや少ない。

全ての不連続的状態形移相器に固有の公知の問題は、成
分の移相回路網間での望ましくないｖＳＷＲ（電圧定在
波比）相互作用による挿入損および位相誤差の増大であ
る。カスケードにされる移相回路網の数を最小化すれば
、成分回路網間のこれら望ましくないＶＳＷＲ相互作用
に関連する損失および位相誤差も最小化される。以上の
例における回路ＢおよびＣの双方は総計４つの移相回路
網を有するが、通常の全てが２進状態をなす方式の回路
Ａは６つの移相回路網を有する。従って、ＶＳＷＲ相互
作用により導入される挿入損は、回路ＢおよびＣにおい
て最小化される。

さらに、ある制御素子（すなわち、ＰＩＮダイオード）
は、オン（または作動）状態にバイアスされた時は、か
なりの直流電力を消費する。従つて、これらの装置が使
用される場合は、移相回路網の総数を最小化すれば、消
費される直流電力も最小化される。そのため、電力を消
費する素子（ＰＩＮダイオードなど）が使用される場合
は、回路ＢおよびＣの双方は、回路へよりも直流電力を
消費しない。

多くのスイッチトライン並列分岐移相回路網においては
、回路網のそれぞれの分岐回路に最少限２つの制御素子
が要求される。従って、移相装置（すなわち、全回路網
）内のカスケードにされる分岐回路の総数を最小化すべ
きである。移相回路網の総数を減少せしめれば、挿入旧
も同様に減少する。

本発明のＮ状態並列分岐設計方法から得られる移相器の
１作特性のもう１つの改善は、望ましくない共振が避け
られることである。通常の２進状態移相装置においては
、１８０°および９０°の両ビットが必要である。これ
らの構造内には望ましくない共振が起こりうる。これら
の望ましくない共振は、望ましくないλ／２およびλの
両共振を消去する、０°　１２０°、および２４０°の
位相状態を与えるテリツ１〜を最上位位相素子として使
用することにより、回避されうる。

第２節で説明する３２位相状態移相装買置おいては、挿
入損特性の比較により、通常の５ビツト移相器は４ｄＢ
の全挿入迫を達成しうるが、２クイツト、１ビツト移相
器は、同じ制御素子を用いて２ｄＢの全損大損を達成し
うろことが示される。

並列分岐Ｎ状態移相回路網の有用性に対する限界は、回
路網の全ての非作動（オフ状態）分岐回路（すなわち、
制御素子）の並列結合による、容は性の入力および出力
ローディングにある。いったん、制御素子の実効容量性
ローディングがかなりのものとなると、並列化の追加に
よって動作特性は改善されない。多くの狭帯域の、また
ある広帯域の応用においては、この限界は、容に性［１
−ディング効果を有効に除去するための分イｂ技術を用
いて拡大されうる。

２、移相装置　第２図には、本発明の並列分岐Ｎ状態の
設計方法を用いて設計された、不連続的増分信号処理装
圓の実施例である、２クイツト、１ビツト移相装置が示
されている。この実施例の移相装置は、制御素子として
ＰＩＮダイオードを用いた３２状態移相器である。

２クイツトおよび１ヒツトの移相回路網を用いた、３２
状態移相装買の実施例においては方程式（５） （５） となる。従って、実施例の移相装置は、総計３つの移相
回路網を用いて３２の位相状態を与える。

比較を行なうと、３２位相状態を通常の２進状態回路網
により構成するのに必要な移相回路網の総数は、方程式
（３）をｍについて解くことにより、ｌｏｇ　　ｎ　　
　　　　　ｌｏｇ　　２となるので、移相回路網の総数
は５つである。

３２の位相状態を有する移相器は、３６０°の最上位フ
エイザ増分を、３２の等しい位相状態または増分である
１１．２５°に分割する。２クイツト、１ビツト移相鼎
においては、最上位クイツトは、基準、＋９０’　　−
１８０”、および−９０°の４つの移相増分を与える。

最下位クイツトは、最上位クイツトの位相増分のそれぞ
れに対する（すなわち、９０°のフェイザに対する）４
つの追加の移相増分である、基準、 −２２，５″′　−４５°、および−６７，５°を与え
る。最後に、最下位ビットは、選択的に１１．２５°の
移相を導入することによって、最後の２つの位相状態ま
たは増分を与える。

第２図に示されているように、実施例の２クイツト、１
ビツト移相装置は、３つのカスケードにされた移相回路
網・・・最上位クイツト１０、最下位クイツト２０、お
よび最下位ピッ（〜３０・・・を含む。

クイツト１０および２０は、スイッチトライン、並列分
岐４進状態移相素子である。ビット３０はπ形回路網構
造を用いたローデツドライン２進状態移相素子である。

第１節で説明したように、２進状態移相回路網において
は、ローデッドライン形回路網はスイッチトライン回路
網よりも挿入損が小さい。

最上位および最下位の両クイツト、および最下位ビット
の正確な回路構成は、設計上の選択による。実施例にお
いては、３２移相増分は、３つの移相回路網・・・２つ
のクイツトおよび１ビツト・・・のそれぞれに、８つの
並列分岐伝送線路および２重状態、ローデツドライン路
を用いることにより実現される。伝送線路部分はマイク
ロストリップ伝送成分によって形成され、最上位クイツ
ト１０の大きい位相差は、直列（高域通過）および分路
同調キャパシタによって形成される。これらの素子の正
確な仕様は通常の設計上の選択の問題であり、詳述の必
要はない。伝送線路成分は、特性経路長およびインピー
ダンスを有するように選択された伝送線路部分によって
与えられる。相異なる特性インピーダンスを有する２つ
の隣接した伝送線路が、時々特定のインピーダンス変換
を行なうために使用される。クイツト１０の諸分岐によ
り発生せしめられる大きい差動移相のためには、適する
リアクタンスを１りるために同調キｔ！パシタ（分路お
よび直列双方の）が選択される。モノリシックまたはハ
イブリッドのいずれかの構成が用いられる。

クイツト移相回路網を並列分岐スィッチトライン位相増
分分岐回路によって構成し、ビット移相回路回路網をロ
ーデツドライン位相増分分岐回路によって構成するのも
、設計上の選択の問題である。クイツトを並列ローデツ
ドラインによって借成し、ビットをスイッチトラインに
よって構成することも可能である。第１節に略述した挿
入損の考慮からは、本発明のＮ状態移相回路網を用いた
移相装置に対して適する構成を選択するための設計上の
方法論が得られる。

いかなる移相装置の設計においても、設計上の重要な判
断基準は、位相分解能または位相誤差、およびＶＳＷＲ
，挿入損および挿入損変動に対する仕様である。一般に
、移相装置の設計は、移相装置全体の挿入損、移相回路
網間の挿入損、Ｊ３よび位相増分分岐回路間の挿入損の
変動、を最小化を意図して行なわれる。さらに、ＶＳＷ
Ｒ相互作用も最小化されるべきである。

第２図に示されているように、それぞれの移相素子の前
には、それぞれの直流電圧オフセット回路１２．２２．
および３２がある。それぞれの直流電圧オフセット回路
は、４分の１波長伝送線路成分１４．２４．３４を、直
流電圧オフセットダイオード１５，２５．３５および無
線周線バイパスキャパシタ１６．２６．３６と直列に含
む、４分の１波長成分は、伝送路を効果的に開放する。

電圧オフセットダイオードは、それぞれの移相回路網の
非作動位相増分分岐回路内の制御素子を、制御電圧リア
ルから効果的に分離するためのレベル偏移を行なう。こ
れが行なわれないと、状態の（部分／完全）変化が起こ
りうる。無線周波バイパスキャパシタは、ＶＳＷＲ相互
作用を低減する直流電圧オフセットダイオードの無線周
波短絡を行なう。

動作に際しては、１つの位相増分分岐回路は常に作動状
態にあるので、それぞれの直流電圧オフセット回路内の
直流電圧オフセットダイオード１５．２５．３５は常に
オン状態にバイアスされている。順方向のバイアス電圧
降下（通常１．５）は、−１，５Ｖの直流オフセットと
して回路網の外部ボート（すなわち、クイツト１０およ
び２０およびビット３０、およびクイツト１０および２
０の出力）に現われる。従って、（それぞれの制御線路
上のゼロ電圧により）オフ状態にバイアスされた制御素
子において、制御線路上の１．５ｖのリプルは制御素子
を順方向に不注意にバイアスすることなく許容されうる
。

最上位クイツト１０は、４つの最上位位相状態である、
基準、＋９０°　−１８０°、および−９０°　（すな
わち、最上位の３６０°の）１イザを４つの等しい位相
増分に分割したもの）を与える、スィッチトライン並列
分岐４進状態移相回路網である。それぞれの位相増分分
岐回路は、伝送線路部分の両端に１つずつある制御素子
と、これらの制御素子に対する関連の制り０線路バイア
ス回路と、を含む。伝送線路部分によって与えられる移
相増分は、分布伝送線路成分、および分路および直列（
高域通過）容量性成分、によって決定される。

分岐回路１００は、最上位クイツト１０における基準位
相状態分岐である。この回路ｔま、伝送線路部分子［−
１のそれぞれの端部にＰＩＮダイオード制ｍ＋素子ＤＩ
ＡおよびＤＩＢを含む。伝送線路Ｔｌ−ｉは、直列伝送
線路成分１１２と、無線周波路上の直列同調キ鬼７バシ
タ１１４と、２つの分路−１ヤバシタ１１６と、により
形成される。

ＰＩＮダイオードＤ１八およびＤｌＢは、制御回路１２
０を経て伝送線路Ｔ　Ｌ　１に結合せしめられている制
御線路ＣＬＩＡによって、またそれぞれの分路ダイオー
ド制御回路１３０および１４０を経て伝送線路ＴＬ１に
結合せしめられている制御ＤｔｆＡ′ｔ８ｃＬＩＢによ
って、バイアスされる。分路ダイオード制御回路１３０
および１４０は、この基準分岐（および−１８０°の移
相分岐）上において付加的なオフ状ｆ！！（非作動状態
）分離を行ない、この回路構成における挿入損Ｊ３よび
ＶＳＷＲ相互作用を最小化する。

制御線路ＣＬＩＡは、それぞれの４分の１波長伝送線路
成分を経て、伝送線路ＴＬＩの高域通過キャパシタ１１
４（これは直流バイアス電圧は通過させない）の両側に
接続され、無線周波バイパスはそれぞれのキャパシタ１
２４および１２５によって行なわれる。制御線路ＣＬ　
Ｉ　Ｂは、それぞれの分路ダイオード１３２および１４
２を経て伝送線路ＴＬ１の両端に結合せしめられ、無線
周波バイパスはそれぞれのキャパシタ１３４および１４
４によって行なわれる。

＋９０゛の移相状態を与える分岐回路２００は、伝送線
路ＴＬ２の両端にＰＩＮダイオードＤ２ＡおよびＤ２Ｂ
を含む。伝送線路ＴＬ２は、直り１１伝送線路成分２１
２と、２重直列キャパシタ２１４および２１５と、分路
伝送線路素子２１６と、によって形成される。

ＰＩＮダイオードは、２重径路制御回路２２０を経て結
合する単一制ｔｌ（１線路ＣＬ２によってバイアスされ
る。制御線路ＣＬ２は、それぞれの４分の１波長伝送線
路成分２２２および２２３を経て、伝送線路ＴＬ２の直
列キャパシタ２１４および２１５の両側に結合せしめら
れ、無線周波バイパスはキャパシタ２２４および２２５
によって行なわれる。

−１８０”の位相状態を与える分岐回路３００は、伝送
線路ＴＬ３の両端にＰＩＮダイオードＤ３ＡおよびＤ３
Ｂを含む。伝送線路ＴＬ３は、直列伝送線路成分３１２
および分路キャパシタ３１４により形成される。分岐回
路３００のＰＩＮダイオードＤ３Ａおよび０３Ｂは、制
御回路３２０を経て結合せしめられた制御線路ＣＬ３Ａ
、および２重ダイオード分路制罪回路３３０および３４
０を経て結合せしめられた制御線路ＣＬ３Ｂによってバ
イアスされる。制御線路ＣＬ３Ａは、４分の１波長伝送
線路素子３２２を経て伝送線路ＴＬ３に接続され、無線
周波バイパスはキャパシタ３２４を経て行なわれる。伝
送線路ＣＬ３Ｂは、それぞれの分路ダイオード３３２お
よび３４２を経て伝送線路Ｔ１１に接続され、無線周波
バイパスはそれぞれのキャパシタ３３４および３４４を
経て行なわれる。基準分岐１００の場合と同様に、−１
８０°の分岐３００における分路ダイオードの分離は、
この回路構成における挿入損およびＶＳＷＲ相互作用を
最小化する付加的分離となる。

−９０’の移相増分を与えるクイツト１０の第４の位相
増分分岐回路４００は、伝送線路ＴＬ４の両端に制御ダ
イオードＤ４Ａおよび０４Ｂを含む。伝送線路ＴＬ４は
、直列伝送線路素子４１２および分路キャパシタ４１４
を含む、ＰＩＮダイオードＤ４ＡおよびＤ４Ｂは、制御
回路４２０を経て結合せしめられた制ｔｌａ線路ＣＬ４
によりバイアスされる。制御線路ＣＬ４は、４分の１波
長伝送線路成分４２２を経て伝送線路ＴＬ４に接続され
、無線周波バイパスはキャパシタ４２４を経て行なわれ
る。

基準および一１８０°　（半波長）分岐上に分路ダイオ
ードを用い、他の分岐上には用いていないのは、設計上
の選択による非作動化された分岐回路を経ての無線周波
信号の漏れは、高品質の制御素子の選択により最小化さ
れうる。それにも拘らず、半波長分岐は定在波条件の影
響を特に受けやすいので、阻止ダイオードにより付加的
分離を行なう方がよい。もし制御素子が非作動化された
状態において十分な無線周波漏れの制御を行ない得なけ
れば、仙の分岐上に分路ダイオードによる分離を含める
こともできる。また、最上位フェイザとしてテリットを
使用すれば、望ましくない半波長および全波長共振をな
くしつる。

動作に際しては、制御線路ＣＬＩ△／ＣＬＩＢ。

Ｃ１０、ＣＬ３Ａ／ＣＬ３Ｂ、およびＣ１０に対するバ
イアス電圧を適切に選択すれば、最上位クイツト１０に
対する無線周波入力は、並列分岐回路１００．２００．
３００、または４００の１つくしかもただ１つ）により
与えられる無線周波径路を経て伝送されることにより、
対応する増分移相（基準、＋９０°　−１８０°、また
は−９０°）を受ける。すなわち、位相回路網クイツト
１０により与えられる位相増分は、作動化バイアス電圧
を、基準分岐１００に対する制御線路ＣＬＩＡおよびＣ
ＬＩＢか、＋９０°分岐２００に対する制御線路ＯＬ２
か、−１８０°分岐３００に対する制御線路ＣＬ３Ａお
よびＣＬ３Ｂか、−９０°分岐４００の制御線路ＣＬ４
か、に印加して選択され、他の位相増分分岐回路は、そ
れらのそれぞれの制御線路に非作動化バイアス電圧を印
加することにより、選択から除外される。ＰＩＮダイオ
ード１ｉ１１＠素子ＣＩＡ、Ｄ２Ａ、Ｄ３Ａ。

およびＤ４Ａに対するバイアス電流は直流電圧オフセッ
ト回路１２（ダイオード１５）を通り、方、ＤＩＢ、０
２Ｂ、０３Ｂ、およびＤ４Ｂに対するバイアス電流は直
流電圧オフセット回路２２（ダイオード２５）を通る。

基準分岐１００は、負のバイアス電圧（−５ボルトなど
）を制御線路ＣＬＩＡに印加し、０ボルトを制ｔ１１ａ
路ＯＬＩ　Ｂに印加することによって作動化される。こ
の制御バイアス状態は、ＰＩＮダイオードＤＩＡおよび
０１Ｂをオン状態にすると共に分路ダイオード１３２お
よび１４２をオフ状態にし、無線周波信号が伝送線路Ｔ
、Ｌ１を対応する移相をもって伝送されるようにする。

基準分岐１００を非作動化するには、それぞれの副部線
路上のバイアス電圧を逆にし、負バイアス電圧を制御線
路ＣＬＩＢに、０ボルトを制御線路ＣＬ１Ａに印加する
。この制御バイアス状態は、ＰＩＮダイオードＤＩＡお
よびＤｌＢをオフ状態にし、同時に分路ダイオード１３
２および１４２をオン状態にして、分路分離径路を与え
る。

＋９０°分岐回路２００を作動化するには、負バイアス
電圧を制御線路ＣＬ２に印加してＰＥＮダイオードＤ２
Ａおよび０２Ｂをオン状態にし、無線周波信号が伝送線
路丁Ｌ２を伝送されるようにする。＋９０°分岐を非作
動化するには、制御線路ＣＬ２を０ボルトにスイッチし
、ＰＩＮダイオードＤＩＡおよびＤｌＢをオフ状態にす
る。

−１８０°分岐回路１ｏＯは、基準分岐１００（これも
分路ダイオード制御を含む）と同様に制御される。この
分岐回路は、負バイアス電圧をυ制御線路ＣＬ３Ａに印
加し、０ボルトを分路ダイオード制御線路ＣＬ３Ｂに印
加することにより、ＰＩＮダイオードＤ３Ａおよび０３
Ｂをオン状態にし、分路ダイオード３３２および３４２
をオフ状態にして、作動化される。−１８０°分岐は、
両バイアス電圧を逆にしてＰＩＮダイオードＤ３Ａおよ
びＤ３Ｂをオフ状態にし、分路ダイオード３３２および
３４２をオン状態にすることによって、非作動化される
。

一９０°分岐回路４００は、＋９０°分岐２゜Ｏ（これ
も分路ダイオード制御を含まない）と同様に制御される
。この分岐は、負バイアス電圧を制御線路ＣＬ４に印加
してＰＩＮダイオードＤ４ＡおよびＤ４Ｂをオン状態に
することによって作動化され、この制御線路を０ボルト
にスイッチしてこれらのＰＩＮダイオードをオフ状態に
することによって非作動化される。

最上位クイツト１０からの無線周波信号は、直流電圧オ
フセット回路２２を経て、最下位クイツト２０に結合せ
しめられる。最上位クイツト１゜のそれぞれの位相状態
（すなわち、基準、＋９０°　−１８０°、および−９
０°）に対して、最下位クイツト２０は選択的にスイッ
チされることにより、４つの追加の移相増分である、基
準、−２２，５”　　−４５°、および−６７，５°　
（すなわち、次の最上位の９０°のフェイヂを４つの位
相増分に分割したもの）を導入する。

最下位クイツト２０は、並列分岐スイッチトライン移相
素子である。このクイツトにおいてはざらに限定された
位相差が要求されるので（すなわち、最大値が６７．５
°）、移相素子のぞれぞれの分岐は、集中高域通過また
は分路キャパシタを用いることなく分布伝送線路成分に
よって構成され、分路ダイオード分離なしに制御される
。

基準分路５００は、伝送線路部分°「Ｌ５の両端にＰＩ
ＮダイオードＤ５Ａおよび０５Ｂを含む。

伝送線路ＴＬ５は、直列伝送線路成分５１２を含む。Ｐ
ＩＮダイオードＤ５Ａおよび０５Ｂは、制御回路５２０
を経て結合せしめられた制御線路ＣＬ５によりバイアス
される。制御線路ＣＬ５は、４分の１波長伝送線路酸分
５２２を経て、伝送線路Ｔ　Ｌ　５に接続され、無線周
波バイパスはキャパシタ５２４を経て行なわれる。

クイツト２０の他の分岐は、異なった位相状態を作りだ
すための伝送線路成分のそれぞれの変化を除外すれば、
基準分岐５００と同じ構造をイｒ　−！Ｊ’る。すなわ
ち、−２２，５°分岐回路６００は伝送線路ＴＬ６の両
端にＰＩＮダイオードＤ６Ａおよび０６Ｂを含み、−４
５°分岐回路７００は伝送線路ＴＬ７の両端にＰＩＮダ
イオードＤ７ＡおよびＤ７Ｂを含み、−６７，５°分岐
回路８００は伝送線路ＴＬ８の両端にＰＩＮダイオード
Ｄ８Ａおよび０８Ｂを含む。それぞれの分岐にａ３ける
Ｐ［Ｎダイオードは、それぞれの４分の１波長成分およ
び無線周波バイパスキャパシタを含むそれぞれの制御回
路６２０，７２０．および８２０を経て結合せしめられ
たそれぞれの制御線路ＣＬ　６　。

Ｃ１０；およびＣｌ−８によって制御される。

動作に際しては、制ｍ線路ＣＬ５．ＣＬ６．ＣＬ７．ま
たはＣ１０のいずれかの上の負バイアス電圧〈他の制御
線路は０ボルトとされる）が、対応するＰＩＮダイオー
ド制御素子をオン状態にして、それぞれの伝送線路部分
上に単一の無線周波径路を与える。ＰＩＮダイオード制
御素子Ｄ５Ａ。

Ｄ６Ａ、Ｄ７Ａ、およびＤ８Ａに対するバイアス電流は
、直流電圧オフセット回路２２（ダイオード２５）を通
り、Ｄ５Ｂ、０６Ｂ、０７Ｂ、およびＤ８Ｂに対するバ
イアス電流は、直流電圧オフセット回路３２（ダイオー
ド３５）を通る。

最下位クイツト２０からの無線周波信号は、直流電圧オ
フセット回路３２を経て、最下位ビット３０に結合せし
められ、このビットは３２位想状態移相装置の最後の１
１．２５°位相増分を与える。最下位ビット３０は、分
路脚内にインピーダンス制御ＰＩＮダイオードＤ９Ａお
よび０９Ｂを含むπ形回路網により形成されるローデツ
ドライン構造を用いている。

伝送線路部分子Ｌ９は、伝送線路成分９１２によって形
成される。π形回路網の上流分路脚は、制御ダイオード
Ｄ９Ａおよび無線周波バイパスキャパシタ９２５を経て
接地され、かつ同調キャパシタ９２４を経て接地された
伝送線路成分９２２および９２３により形成される。下
流分路脚は、ＰＩＮダイオード０９Ｂおよび無線周波バ
イパスキャパシタ９３５を経て接地され、かつ同調キャ
パシタ９３４を経て接地された伝送線路成分成分９３２
および９３３により形成される。これらの分路脚のりア
クタンス、従ってローデツドライン最下位ビット３０に
よって与えられる移相増分は、ＰＩＮダイオードＤ９Ａ
およびＤ９Ｂをバイアスする制御線路ＣＬ９によって決
定される。

動作に際しては、制御線路Ｃ１０上の負バイアス電圧が
ＰＩＮダイオードＤ９Ａおよび０９Ｂをオン状態にし、
無線周波短絡同調キャパシタ９２４および９３４がそれ
らの実効リアクタンスを除去して、１１．２５’の移相
を与える。制御線路を０ボルトにスイッチすると、ＰＩ
ＮダイオードＤ９Ａおよび０９Ｂがオフ状態にされ、同
調キャパシタ９２４および９３４はπ形回路網のそれぞ
れの分路脚内に効果的に再挿入されて、入力の無線周波
信号は基準移相をもって伝送線路ＴＬ９を経て伝送され
る。

以上においては、本発明に従って設計された並列分岐Ｎ
状態形不連続増分信号処理装置の実施例を、２クイツト
、１ビツト移相回路網Ｗ４３３を用いた３２位相状態移
相器に関連して説明した。本技術分野に精通した者なら
ば、本発明のＮ状態技術が、任意数の位相増分および位
相状態を用いる移相器に対し容易に適用されうろことが
わかるはずである。

３、減衰装置　不連続的増分信号処理装置に対する本発
明の並列分岐Ｎ状態の設計方法は、不連続的増分減衰装
置の設計に容易に適用できる。並列分岐Ｎ状態設計を不
連続的増分減衰装置に使用すれば、２進状態設計よりも
有利であり、複雑性および挿入損の少ない減衰装置が得
られる。

第１節において移相装置に関して行なった一般的解析は
、減衰器に対しても同様に適用されうる。

すなわち、第１節において行なわれたＮ状態の解析は、
次の諸変数を用いることにより減衰器に対し適用されう
る。

Ｎ、＝減衰状態の総数 φ、＝減衰回路網の減衰増分 Ａ、＝減衰回路網の減衰幅 ｎ・−減衰次数 ｍ＝　＝同一次数の減衰素子の数 ■ これらの変数を用いるとカスケードにされた並列分岐Ｎ
状態減衰回路網を使用した減衰装置に対する一般式は、 となる。ただし、八〇は総減衰幅（フエイ令アに類似し
たもの）であり、φ１は減衰装置の要求された最小減衰
増分である。

本発明の並列分岐Ｎ状態の設計方法によれば、同一の全
体的減衰増分または減衰分解能を達成するために、混合
次数の並列分岐減衰回路網の相異なる組合せを使用する
ことができる。可能な組合せの数は、必要な減衰増分が
小さくなるとき、著しく増大する。

並列分岐Ｎ状態減衰装置において考慮すべき原理的設計
因子は、基準状態（Ｒ小減衰状態）の挿入損の最小化で
ある。移相装置におけると同様に、基準状態挿入損およ
び挿入位相変動は、カスケードにされる並列分岐減衰回
路網の数、減衰増分分岐回路の総数、および作動制御素
子の総数、を最小化することによって最小化される。こ
れに関連して、減衰器は一般に、損失はさまざまでも一
定の挿入位相を有するように設計される・（挿入位相は
さまざまでも一定の損失を有するように設計される移相
装置と対照的）。従って、開状態間で大きい位相変動を
示ｖＯ−デッドライン回路は、減衰装置においては移相
装置におけるよりも効用が少ない。

並列分岐Ｎ状態減衰装置の設計において、不連続的増分
減衰装置に対する並列分岐Ｎ状態の設計に関する主たる
限界は、回路網の全ての非作動（オフ状態）減衰増分分
岐回路（すなわち、制御素子）の並列的組合せによる容
量性入力および出力ローディングにある。移相装置の場
合におけるように、制＠Ｍ子の実効容量性ローディング
がかなりのものとなると、並列化の追加によって動作特
性は改善されない。

第３図は、全ての減衰増分に対して、すなわち減衰回路
網の減衰状態に拘らず使用できる、減資増分分岐回路の
実施例を示す。

この実施例の減衰増分分岐回路は、減衰線路ＡＬの両端
の、分岐回路の入力端および出力端に、ＰＩＮ制御制御
ダイオードＣＤ上びＣＤ２を含む。

減衰線路Ａｍは、信号径路Ａｍ上において直列接続され
た等しい値Ｒ１の２つの抵抗と、これら２つの直列抵抗
の間において減衰線路に接続された分路抵抗Ｒ２とを有
する抵抗性Ｔ形回路網を含む。

キャパシタＣ２は、Ｒ２を通る無線周波径路を与えるが
、直流バイアス電圧は阻止する。

減衰増分分岐回路は、制御線路ＣＬを、それぞれの４分
の１波長伝送線路酸分ＱＷを経て、減衰線路ＡＬのそれ
ぞれの制御ダイオードＣＤ１およびＣＤ２の近く、すな
わち直列抵抗Ｒ１の両側に結合せしめる２重径路制御回
路によって制御される。制ｔ１１線路ＣＬに対する無線
周波バイパスは、それぞれのキャパシタＣ１により行な
われる。移相装置における制御回路の場合と同様に、４
分の１波長伝送線路成分は、伝送路を効果的に開放づる
。

動作に際しては、減衰増分分岐回路は、負バイアス電圧
（−５ボルトなど）を副部線路ＣＬに印加することによ
り作動化される。この負バイアス電圧は減衰線路ＡＬ上
に現われ、制御ダイオードＣＤＩおよびＣＤ２をバイア
スしてオン状態にづ゛る。分岐回路を非作動化するには
、制！２１１線路ＣＬ上のバイアス電圧をＯボルトにス
イッチして制御ダイオードをオフ状態にする。

分岐回路が制御線路ＣＬ上の負バイアス電圧により作動
化された時、無線周波信号人力は減衰線路Ａ　Ｌにより
与えられる無線周波径路上を、抵抗性減衰回路網Ｒ１／
Ｒ１およびＲ２を経て伝送される。分岐回路によって与
えられる減衰量は、Ｒ１／Ｒ１およびＲ２に対する抵抗
値の選択によって決定される。

減衰増分分岐回路を構成するさまざまな成分の選択は、
設計上の選択に属する。上述のように、Ｒ１／Ｒ１およ
びＲ２抵抗回路網に対する抵抗値は、分岐回路により与
えられる減衰量、すなわち。

減衰増分を決定するために使用される。４分の１波長伝
送線路成分ＱＷの仕様は、入力無線周波信号の波長によ
る。ｉ、ＩＩ　ｍダイオードＣＤ１およびＣＤ２として
はＰＩＮダイオードが好ましいが、他の能動制御素子（
ＦＥＴトランジスタなど）も使用されつる。モノリシッ
クまたはハイブリッド構成のいずれでも用いられうる。

カスケードにされた並列分岐Ｎ状態減衰回路網を用いた
減衰装置の設計においては、回路網間に直流電圧オフセ
ット回路を配設するとよい。明確にいえば、好ましい直
流電圧オフセラ１〜の構成は、移相装置の実施例に用い
られたものである（第２図の回路１２．２２．および３
２）、、すなわち、直流電圧オフセットダイオードは、
４分の１波長伝送線路成分を経て、伝送線路のそれぞれ
の減衰回路網の前端に結合せしめられ、無線周波バイパ
スは分路キャパシタを経て行なわれる。実施例の移相装
置における直列電圧オフセット機能と同様に、直流電圧
オフセットダイオードにおける順方向電圧降下は、それ
ぞれの減衰増分分岐回路の両端に負電圧オフセット（通
常−１，５ボルト）を与え、それが罪作ｖＪ（非選択）
分岐回路上の制御ダイオードを、制御線路上の電圧リプ
ルに拘らずバイアスしてオフ状態に保持するための負オ
フセット電圧を与える。

４、結論　本発明の並列分岐Ｎ状態の設計方法は、不連
続的増分信号処理装置（増分移相器または増分減衰器）
の設計に融通性を与える。この設計方法によれば、２進
状態回路網に限定されることなく、回路網毎にＮ個の不
連続的増分分岐回路を有するカスケードにされた並列分
岐回路網を用いた、不連続的増分信号処理装置が構成さ
れる。

この設計方法においては、不連続的増分信号処理への応
用を実施するのに必要な、不連続的増分状態の最小数が
まず決定される。与えられた応用に対し、カスケードに
される回路網の総数と、回路網毎の不連続的増分分岐回
路の総数とに関し、（回路毎に２つの不連続的増分処理
状態のみを用いる２進状態方式とは対照的に）いくつか
の異なる設計構成が得られる。

装置設計の焦点は、カスケードにされる回路網の総数と
、並列分岐回路の総数と、分岐制御素子の総数と、を最
小化することにより、挿入損および？！雑性を最小化す
ることにある。Ｎ状態並列分岐回路網の使用により、通
常の２進状態装置と比較した場合、複雑性および挿入損
の低減された不連続的増分信号処理装首を構成するため
の設ル１上の融通性が得られる。

以上、本発明を特定の実施例について説明したが、本技
術分野に精通した者は、さまざまな変化および改変を考
えろるはずであり、本発明は、特許請求の範囲内に属す
るそのような変化および改変を包含するものである。

以上の説明に関して更に以下の項を開示する。

（１）　　選択された信号属性の不連続的増分変化を行
なうことにより入力信号を処理して、関連する出力信号
の対応した信号属性状態を作り出す不連続的増分信号処
理装置であって、 前記入力信号を受けるよう結合せしめられ、対応した信
号属性状態を画定する少なくとも３つの不連続的処理状
態を有する少なくとも１つの並列分岐処理回路網と、 それぞれの不連続的処理状態において、前記入力信号の
信号属性の不連続的増分変化を行ない前配出力信号の対
応した信号属性状態を作り出すための、状態制御信号に
より選択的に作動せしめられる不連続的増分分岐回路と
、 を備えた不連続的増分゛信号処理装置。

（２）　　第１項において、それぞれの前記不連続的増
分分岐回路に対し、前記状態ｆｆ１１１　ｍ信号に応答
して該回路を選択的に作動せしめることにより前記信号
属性の増分変化を行なうための少なくとも１つの制御素
子をさらに含む、不連続的増分信号処理装置。

（３）　　第２項において、それぞれの前記並列分岐回
路網において一時にただ１つのみの前記増分分岐回路が
作動せしめられる、不連続的増分信号処理装置。

（４）　　第３項において、前記並列分岐回路網の前記
不連続的増分分岐回路の選択された１つをその。

それぞれの前記制御素子をオン状態にバイアスすること
により作動化し、また他の分岐回路をそれらのそれぞれ
の前記制御素子をオフ状態にバイアスすることにより非
作動化するための状態制御信号を供給する状態制御回路
網をさらに含む、不連続的増分信号処理装置。

（５）　　第４項において、前記非作動化された不連続
的増分分岐回路のそれぞれにおけるそれぞれの前記制御
素子にオフセット信号を供給して該非作動化された分岐
回路が前記状態制御回路網からの無関係な信号に応答し
て作動化されるのを禁止するための、オフバイアス用の
オフセット回路をさらに含む、不連続的増分信号処理装
置。

（６）　　第１項において、さらに 直列に結合せしめられた少なくとも２つの並列分岐処理
回路網を含み、 該回路網がそれぞれの状態制御信号に応答して、対応す
る信号属性状態を画定するそれぞれの不連続的増分分岐
回路を作動せしめることにより、前記出力信号の選択的
に組合わされた信号属性状態を作り出すようになってい
る、 不連続的増分信号処理装Ｈ，。

（７）　　第６項において、前記状態制御信号をそれぞ
れの前記並列分岐処理回路網内の前記不連続的増分分岐
回路に供給するための状態制御回路網をさらに含む、不
連続的増分信号処理装置。

（８）　　第７項において、前記入力信号がそれぞれの
前記並列分岐処理回路網内の選択された前記不連続的増
分分岐回路を経て順次結合せしめられ、それぞれの該分
岐回路が対応する信号属性変化を与えることによって前
記出力信号に選択的に組合わされた信号属性変化を実現
するようになっている、不連続的増分信号処理装置。

（９）　　第８項において、それぞれの前記並列分岐回
路網において一時にただ１つのみの前記増分分岐回路が
作動せしめられる、不連続的増分信号処理装置。

（１０）　　第９項において、前記並列分岐回路網の前
記不連続的増分分岐回路の選択された１つをそのそれぞ
れの制ｍ＋ｉ子をオン状態にバイアスＪることにより作
動化し、また他の分岐回路をそれらのそれぞれの制ｗＪ
県子をオフ状態にバイアスすることにより非作動化する
ための状態制御信号を供給する状態制御回路網をざらに
含む、不連続的増分信号処理装置。

（１１）第１０項において、前記非作動化された不連続
的増分分岐回路のそれぞれにおけるそれぞれの前記υ制
御素子にオフセット信号を供給して該非作動化された分
岐回路が前記状Ｂ　ａｉ制御回路網からの無関係な信号
に応答して作動化されるのを禁止するための、オフバイ
アス用のオフセット回路をさらに含む、不連続的増分４
Ｅｊ号処理装置。

（１２）第１１１において、前記並列分岐処理回路網と
直列に少なくとも１つの２適状Ｉ７！処理回路網をさら
に含み、該２進状態処理回路網が、対応する信号属性状
態を画定する２つの不連続的処理状態を有する、不連続
的増分信号処理装置。

（１３）入力信号に不連続的移相増分を与えることによ
り該入力信号を処理し、関連づる出力信号の対応した移
相状態を作り出寸不連続的増分移相装置であって、 前記入力信号を受けるよう結合せしめられ、対応した移
相増分を画定する少なくとも３つの位相増分状態を右す
る少なくとも１つの並列分岐移相回路網と、 それぞれの位相増分状態において、前記入力信号の不連
続的増分移相を行なうための、位相状態制ｔ！ｌｌ仁号
により選択的に作動せしめられる位相増分分岐回路と、 を備えた不連続的増分移相装置。

（１４）第１３項において、イれぞれの前記並列分岐移
相回路網において一時にただ１つのみの前記位相増分分
岐回路が作動じしめられる、不連続的増分移相装置。

（１５）第１４項において、それぞれの前記位相増分分
岐回路に対し、前記位相状態制御信号に応答して該回路
を選択的に作動せしめることにより前記増分移相を行な
うための少なくとも１つの制御素子をさらに含む、不連
続的増分移相装置。

（１６）第１５項において、それぞれの前記位相増分分
岐回路が伝送線路部分を含み、該伝送線路部分が該伝送
線路部分を経て伝送される信号に対応する移相を与える
、不連続的増分移相装置。

（１７）第１６項において、それぞれの前記位相増分分
岐回路が前記伝送線路部分の両端に２つの能動制御素子
を含み、前記位相状態制御信号が該能動制御素子をバイ
アスすることにより、双方をオン状態にして前記回路を
作動化するか、または双方をオフ状態にして前記回路を
非作動化するようになっている、不連続的増分移相装置
。

（１８）第１７項において、移相回路網の前記位相増分
分岐回路の選択された１つをその前記２つの能動制御素
子をオン状態にバイアスすることにより作動化し、また
他の分岐回路をそれらのそれぞれの前記能動制御素子を
オフ状態にバイアスすることにより非作動化するための
位相状態制御信号を供給する位相状態制御回路網をさら
に含む、不連続的増分移相装置。

（１９）第１８項において、それぞれの前記非作動化さ
れた前記分岐回路における前記２つのυＪｔｌｌ）素子
にオフセットバイアスレベルを供給してそれらの回路が
前記位相状態制御回路網からの無関係な信号に応答して
作動化されるのを禁止するための、オフバイアス用のオ
フセット回路をさらに含む、不連続的増分移相装置。

（２０）第１３項において、前記位相増分分岐回路がス
イッチトライン回路を含む、不連続的増分移相装置。

（２１）第２０項において、少なくとも１つの前記並列
分岐移相回路網が位相増分ローデツドライン回路を含む
、不連続的増分移相装置。

（２２）第２１項において、前記並列分岐移相回路網と
直列に少なくとも１つの２進状態移相回路網をさらに含
み、該２進状態回路網が２つの不連続的移相状態を有す
る、不連続的増分移相装置。

（２３）第２２項において、前記２進状態移相回路網が
２重状態ローデツドライン回路網である、不連続的増分
移相装置。

（２４）　　第１４項において、さらに直列に結合せし
められた少なくとも２つの並列分岐移相回路網を含み、 該回路網がそれぞれの位相状態制御信号に応答して、対
応する位相状態を画定するそれぞれの位相増分分岐回路
の選択された１つを作動せしめることにより、前記出力
信号の選択的に組合わされた移相状態を作り出すように
なっている、不連続的増分移相装置。

（２５）第２４項において、前配位相状態制御信号をそ
れぞれの前記並列分岐移相回路網内の前記位相増分分岐
回路に供給するための位相状態制御回路をさらに含む、
不連続的増分移相装置。

（２６）第２５項において、前記人力信号がそれぞれの
前記並列分岐移相回路網内の選択された単一の移相増分
分岐回路を経て順次結合ｕしめられ、それぞれの該分岐
回路が対応する移相増分を与えることによって前記出力
信号に選択的に組合わされた移相状態を実現するように
なっている、不連続的増分移相装置。

（２７）入力信号に不連続的減衰増分を与えることによ
り該入力信号を処理し、関連する出力信号の対応した減
衰状態を作り出す不連続的増分減衰装置であって、 前記入力信号を受けるよう結合せしめられ、対応した減
衰増分を画定する少なくとも３つの減衰状態を有する少
なくとも１つの並列分岐減衰回路網と、 それぞれの減衰状態において、前記入力信号の不連続的
増分減衰を行なうための、減衰制御信号により選択的に
作動せしめられる減衰増分分岐回路と、 を備えた不連続的増分減衰装置。

（２８）第２７項において、それぞれの前記並列分岐減
衰回路網において一時にただ１つのみの前記減衰増分分
岐回路が作動せしめられる、不連続的増分減衰装置。

（２９）第２８項において、それぞれの前記減衰増分分
岐回路に対し、前記減衰制御信号に応答して該分岐回路
を選択的に作動せしめることにより前記増分減衰を行な
うための少なくとも１つの制御素子をさらに含む、不連
続的増分減衰装置。

（３０）　　第２９項において、それぞれの前記減衰増
分分岐回路が減衰線路部分を含み、該減衰線路部分が該
減衰線路部分を経て伝送される信号に対応する減衰を与
える、不連続的増分減衰装置。

（３１）第３０項において、それぞれの前記減衰増分分
岐回路が前記減衰線路部分の両端に２つの能動制御素子
を含み、前記減衰状態制御信号が該能動制御素子をバイ
アスすることにより、双方をオン状態にして前記回路を
作動化するか、または双方をオフ状態にして前記回路を
非作動化するようになっている、不連続的増分減衰装置
。

（３２）第３１項において、減衰回路網の前記減衰増分
分岐回路の選択された１つをその前記２つの能１１υ１
ｔｌｌ素子をオン状態にバイアスすることにより作動化
し、また他の分岐回路をそれらのそれぞれの前記能動制
御素子をオフ状態にバイアスすることにより非作動化す
るための減衰状態制御信号を供給する減衰状態制御回路
網をさらに含む、不連続的増分減衰装置。

（３３）第３２項において、それぞれの前記非作動化さ
れた前記分岐回路における前記２つの制御素子にオフセ
ットバイアスレベルを供給してそれらの回路が前記減衰
状１１！＄制御回路網からの無関係な信号に応答して作
動化されるのを禁止するための、オフバイアス用のオフ
セット回路をさらに含む、不連続的増分減衰装置。

（３４）第２８項において、前記減衰増分分岐回路がス
イッチトライン回路を含む、不連続的増分減衰装置。

（３５）第３４項において、前記並列分岐減衰回路網と
直列に少なくとも１つの２進状態減衰回路網をさらに含
み、該２進状態回路網が２つの不連続的減衰状態を有す
る、不連続的増分減衰装置。

（３６）第２８項において、さらに 直列に結合せしめられた少なくとも２つの並列分岐減衰
回路を含み、 該回路網がそれぞれの減衰状態制御信号に応答して、対
応する減衰状態を画定するそれぞれの減衰増分分岐回路
の選択された１つを作動せしめることにより、前記出力
信号の選択的に組合わされた減衰状態を作り出すように
なっている、不連続的増分減衰装置。

（３７）第３６項において、前記減衰状態制御信号をそ
れぞれの前記並列分岐減衰回路網内の前記減衰増分分岐
回路に供給するための減衰状態制御回路をさらに含む、
不連続的増分減衰装置。

（３８）第３７項において、前記入力信号がそれぞれの
前記並列分岐減衰回路網内の選択された単一の減衰増分
分岐回路を経て順次結合せしめられ、それぞれの該分岐
回路が対応する減衰増分を与えることによって前記出力
信号に選択的に組合わされた減衰状態を実現するように
なっている、不連続的増分減衰装置。

（３９）増分移相器および増分減衰器などの不連続的増
分信号処理装置に対し並列分岐Ｎ状態の設＆１方法が用
いられる。これらの装置は、並列分岐信号処理回路網を
用いて構成され、それぞれの該回路網は並列なＮ個の不
連続的増分分岐回路を有する（すなわち、２進状態回路
網に限定されることはない）。通常のカスケードにされ
た２進状態回路網と比較すると、この並列分岐Ｎ状態設
計による方が複雑性および挿入損が低減される。３２の
位相増分（または位相状態）を与える実施例は、３つの
カスケードにされた移相回路網・・・２つの４進状態回
路網（クイツｔ−１０，２０＞と、１つの２進状態回路
網（ビット３０）と・・・を使用する。

最上位クイツト１０は、Ｎ状！ｌ！設計を例示するもの
で、４つのスイッチトライン分岐回路＜１００゜２００
．３００．４００）を用いることＬにす４つの最上位位
相状態（基準、＋９０゜ −１８０”　　−９０°）を与え、それぞれの該分岐回
路は２つのＰＩＮダイオード制御素子＜ＤｉＡ／ＤＩＢ
、Ｄ２Ａ／Ｄ２Ｂ、Ｄ３Ａ１０３Ｂ。

Ｄ４△／Ｄ４Ｂ）によって制御される。不連続増分装置
における並列分岐Ｎ状態設計は、カスケードにされる回
路網の総数、カスケードにされる分岐回路の総数、およ
び分岐制御素子の総数を最小化することにより、挿入損
および＄Ｊ雑性を最小化する。

【図面の簡単な説明】

第１図は、２進状態装置、３進状態装置、および４進状
態装置のそれぞれにおｔプる３つのフエイザ図、第２図
は、本発明により２クイツトの並列分岐移相回路網と１
ビツトの移相回路網とを有する２クイツト、１ビツト移
相装置として構成されｔこ、３２位相状態ビットＰＩＮ
ダイオード移相装置の回路の概略図、第３図は、不連続
的増分減衰回路網に用いられる減衰増分分岐回路の例の
概略回路図である。 符号の説明 １０・・・最上位クイツト、２０・・・最下位クイツト
、３０−ｆ！下位ビット、１００，２００，３００゜４
００：５００．６００，７００．８００・・・位相増分
分岐回路、ＣＬＩＡ、ＣＬＩＢ、Ｃ１０，ＣＬ３Ａ、０
Ｌ３Ｂ、Ｃｌ３．Ｃ１０，Ｃ１０，Ｃ１０，Ｃ１０，Ｃ
１０・・・制（社）線路、Ｄ１△、ＤｌＢ、Ｄ２Ａ、Ｄ
２Ｂ、Ｄ３Ａ、Ｄ３Ｂ、Ｄ４Ａ。 Ｄ４Ｂ、　　Ｄ５△、　　Ｄ５Ｂ、　　Ｄ６Ａ、Ｄ６Ｂ
、　　Ｄ７Ａ、Ｄ７Ｂ、Ｄ８Ａ、Ｄ８Ｂ、Ｄ９Ａ、Ｄ９
Ｂ・・・ＰＩＮダイオード制御素子。

Claims (1)

【特許請求の範囲】
1. （１）　選択された信号属性の不連続的増分変化を行な
   うことにより入力信号を処理して、関連する出力信号の
   対応した信号属性状態を作り出す不連続的増分信号処理
   装置であつて、 前記入力信号を受けるよう結合せしめられ、対応した信
   号属性状態を画定する少なくとも３つの不連続的処理状
   態を有する少なくとも１つの並列分岐処理回路網と、 それぞれの不連続的処理状態において、前記入力信号の
   信号属性の不連続的増分変化を行ない前記出力信号の対
   応した信号属性状態を作り出すための、状態制御信号に
   より選択的に作動せしめられる不連続的増分分岐回路と
   、 を備えた不連続的増分信号処理装置。