JPH03138940A - Manufacture of semiconductor device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サイドウオール技術を用いた半導体装置の製
造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device using sidewall technology.
〔発明の概要］
本発明は、下地上に順次積層された金属配線層と反射防
止膜とをパターニングした後、上記金属配線層の過剰に
エツチングされた部分を補うために、該金属配線層の側
面に絶縁膜を形成することにより、上記金属配線層のオ
ーバーハングによる悪影響を防止するものである。[Summary of the Invention] The present invention involves patterning a metal wiring layer and an anti-reflection film that are sequentially laminated on a base, and then patterning the metal wiring layer to compensate for the excessively etched portions of the metal wiring layer. By forming an insulating film on the side surfaces, the adverse effects caused by the overhang of the metal wiring layer can be prevented.
また、本発明は、下池上の金属配線層をバターニングし
た後、この金属配線層の側面にシリコン層を形成するこ
とにより、金属配線層に発生するボイドや断線が防止さ
れるものである。Further, according to the present invention, after the metal wiring layer on the lower layer is patterned, a silicon layer is formed on the side surface of the metal wiring layer, thereby preventing voids and disconnections occurring in the metal wiring layer.
ＬＳＩにおける電極配線技術はメタライゼーションと呼
ばれており、デバイスの微細化にともない、リソグラフ
ィー技術と並ぶ重要な技術とされている。電極配線とし
て使用する金属膜には、低抵抗であること、加工性に優
れていること等が要求され、素子間の相互配線や素子へ
のオーミック電極には／１等の金属膜が多く用いられて
いる。The electrode wiring technology in LSI is called metallization, and as devices become smaller, it is considered to be as important as lithography technology. Metal films used as electrode wiring are required to have low resistance and excellent workability, and /1 grade metal films are often used for interconnections between elements and ohmic electrodes to elements. It is being
金属膜により電極配線を行う場合、金Ｈ膜の反射によっ
てレジストパターンが影響を受け、配線形成を良好に行
うことが困難となる。そこで、金属膜上にアモルファス
シリコン膜、チタン窒化膜。When electrode wiring is performed using a metal film, the resist pattern is affected by reflection from the gold H film, making it difficult to form the wiring well. Therefore, we created an amorphous silicon film and a titanium nitride film on top of the metal film.
チタン酸化窒化Ｈり等を用いた反射防止膜が形成されて
いる。An anti-reflection film is formed using titanium oxynitride or the like.
また、ＡＮ等の金属膜からなる配線層はバターニング後
の熱処理において、ボイドや断線が発生することがある
。従来より、このようなボイドや断線を防止するために
、スバンタ等を行って配線層上にシリコン膜を形成する
等の解決策が知られている。Further, in a wiring layer made of a metal film such as AN, voids or disconnections may occur during heat treatment after patterning. Conventionally, in order to prevent such voids and disconnections, there have been known solutions such as forming a silicon film on the wiring layer by performing Svanta or the like.
上述のように金属膜上に反射防止膜が形成される場合、
金属膜及び反射防止膜のバターニングを行う工程におい
て、所定のパターンのフォトレジスト層が反射防止膜上
に形成される。そのフォトレジスト層をマスクとしてエ
ツチングが行われる。When an antireflection film is formed on a metal film as described above,
In the step of patterning the metal film and the anti-reflective film, a photoresist layer with a predetermined pattern is formed on the anti-reflective film. Etching is performed using the photoresist layer as a mask.
ところがこの時、エツチングが進行して、１１等の金属
膜の側面が露出すると、その側面がエツチングされるた
め、金属膜はオーバーハング状になることがある。そし
て、このように金属膜がオーバーハング状とされたまま
で、バターニングされた反射防止膜及び金属膜を含む全
面にＰＳＧ膜等のバッシヘーシグン膜を形成すると、下
地と金属膜の段差部でパッシベーション膜にクラックが
発生するという問題が起きる。However, at this time, when the etching progresses and the side surfaces of the metal film such as 11 are exposed, the metal film may become overhanged because the side surface is etched. If a passivation film such as a PSG film is formed on the entire surface including the patterned anti-reflection film and the metal film while the metal film remains in an overhang shape, the passivation film will form at the step between the underlying layer and the metal film. The problem arises that cracks occur.
また、配線層に生じるボイドや断線を防止するために、
この配線層上にシリコン膜が形成される場合において、
シリコン膜が形成された後、このシリコン股上を含む全
面に平坦化膜を形成し、エッチバックを行って平坦化膜
に配線層が埋め込まれた構造とすることがある。しかし
、このようなエッチバックによりシリコン膜も同時に除
去されるため、この平坦化工程後の熱処理の際に、再び
ボイドや断線を防止することが必要になる。In addition, in order to prevent voids and disconnections that occur in the wiring layer,
When a silicon film is formed on this wiring layer,
After the silicon film is formed, a planarizing film is sometimes formed on the entire surface including the silicon ridge, and etching back is performed to obtain a structure in which a wiring layer is embedded in the planarizing film. However, since the silicon film is also removed by such etch-back, it is necessary to prevent voids and disconnections again during the heat treatment after the planarization step.
そこで、本発明は、上述の従来の実情に鑑みて１ｇされ
たものであって、金属膜Ｌ’ＡＭのオーバーハングによ
る悪影響を防止するものであって、更に、金属配線層の
ボイドや断線を防止することを目的とする。Therefore, the present invention has been developed in view of the above-mentioned conventional situation, and is intended to prevent the adverse effects caused by overhang of the metal film L'AM, and further prevent voids and disconnections in the metal wiring layer. The purpose is to prevent.
Ｃ諜朋を解決するための手段］
本発明の半導体装置の製造方法は上述の目的を達成する
ために提案されたものである。Means for Solving Problems] A method for manufacturing a semiconductor device according to the present invention has been proposed to achieve the above-mentioned object.
本朝の第１の発明に係る半導体装置の製造方法は、下地
上に金属配線層を形成する工程と、その金属配線層上に
反射防止膜を形成する工程と、その反射防止膜上にフォ
トレジスト層を形成する工程と、そのフォトレジスト層
を選択的に露光して現像する工程と、選択的に形成され
たフォトレジスト層をマスクとして上記反射防止膜及び
上記金属配線層をバターニングする工程と、そのマスク
として用いたフォトレジスト層を上記反射防止膜上から
除去する工程と、少なくとも上記金属配線層の側面を含
む全面に絶縁膜を形成する工程と、異方性エツチングを
用いて上記金属配線層の側面に上記絶！！膜を残存させ
る工程とを有することを特徴とする。A method for manufacturing a semiconductor device according to the first invention of the present invention includes a step of forming a metal wiring layer on a base, a step of forming an antireflection film on the metal wiring layer, and a step of forming a photoreflection film on the antireflection film. A step of forming a resist layer, a step of selectively exposing and developing the photoresist layer, and a step of patterning the antireflection film and the metal wiring layer using the selectively formed photoresist layer as a mask. a step of removing the photoresist layer used as a mask from above the anti-reflection film; a step of forming an insulating film on the entire surface including at least the side surfaces of the metal wiring layer; The above is absolutely impossible on the side of the wiring layer! ! The method is characterized by comprising a step of leaving the film.
更に、本願の第２の発明に係る半導体装置の製造方法は
、下地上に金属配線層を形成する工程と、その金属膜＆
１ｌＩＩをバターニングする工程と、少なくとも上記金
属配線層の側面を含む全面にシリコン層を形成する工程
と、異方性エツチングを用いて上記金属配線層の側面に
上記シリコン層を残存させる工程とを有することを特徴
とする。Furthermore, the method for manufacturing a semiconductor device according to the second invention of the present application includes a step of forming a metal wiring layer on the base, and a step of forming the metal wiring layer and the metal wiring layer on the base.
1lII, a step of forming a silicon layer on the entire surface including at least the side surfaces of the metal wiring layer, and a step of leaving the silicon layer on the side surfaces of the metal wiring layer using anisotropic etching. It is characterized by having.
ここで、上記金属配線層の材料としては、ＡｌやＡｌ２
−Ｓｉ等が使用可能である。また、上記反射防止膜とし
て、例えばアモルファスシリコン膜。Here, the material of the metal wiring layer is Al, Al2
-Si etc. can be used. Further, the antireflection film may be, for example, an amorphous silicon film.
ＴｉＮ膜、Ｔｉ０Ｎ膜等が使用可能である。上記絶縁膜
はプラズマＣＶＤ法やスパッタ法等によって形成される
シリコン酸化膜やシリコン窒化膜等が使用可能である。A TiN film, a Ti0N film, etc. can be used. As the insulating film, a silicon oxide film, a silicon nitride film, or the like formed by a plasma CVD method, a sputtering method, or the like can be used.
なお、この絶縁膜の膜厚は過剰にエツチングされた上記
金属配線層の厚さの少なくとも２倍程度の厚さとされる
。更に、上記シリコン層の膜厚は、例えば５０〜２００
人程度とされる。The thickness of this insulating film is at least twice the thickness of the excessively etched metal wiring layer. Further, the thickness of the silicon layer is, for example, 50 to 200 mm.
It is said to be about the size of a person.
〔作用］
本願の第１の発明では、下地上の金属配線層及び反射防
止膜をバターニングした後、金属配線層の側面にシリコ
ン酸化膜又はシリコン窒化膜等の絶縁膜を形成する。こ
の絶縁膜がスペーサーとして機能して、金属配線層の側
面のくぼんだ部分が埋められる。従って、オーバーハン
グ状となることが防止されるため、全面にバッジベージ
ジン膜を形成する場合でも、下地と金属配線層の段差部
においてパッジベージジン膜にクラックが発生する等の
悪影響が起きる虞れがない。[Operation] In the first invention of the present application, after the metal wiring layer and the antireflection film on the base are buttered, an insulating film such as a silicon oxide film or a silicon nitride film is formed on the side surface of the metal wiring layer. This insulating film functions as a spacer and fills in the recessed portions on the sides of the metal wiring layer. Therefore, since overhanging is prevented, even when the badge coating film is formed on the entire surface, there is no risk of adverse effects such as cracks occurring in the badge coating film at the stepped portion between the base and the metal wiring layer. do not have.
一方、本願の第２の発明では、下地上の金属配線層をバ
ターニングした後、この金属配線層の側面にシリコン層
を形成する。このシリコン層が存在するため、熱処理の
隙に、下地と金属配線層の熱膨張差によって金属配線層
に作用する応力が緩和される。従って、金属配線層に発
生するボイドや断線が防止される。On the other hand, in the second invention of the present application, after the metal wiring layer on the base is patterned, a silicon layer is formed on the side surface of the metal wiring layer. Due to the presence of this silicon layer, stress acting on the metal wiring layer due to the difference in thermal expansion between the base and the metal wiring layer is alleviated during the heat treatment. Therefore, voids and disconnections occurring in the metal wiring layer are prevented.
（実施例〕 本発明の好適な実施例を図面を参照しながら説明する。(Example〕 Preferred embodiments of the present invention will be described with reference to the drawings.
第１の実施例
本実施例は、本願の第１の発明を適用し、アルミニウム
配線層の側面にシリコン窒化膜を形成する例である。First Embodiment This embodiment is an example in which the first invention of the present application is applied and a silicon nitride film is formed on the side surface of an aluminum wiring layer.
先ず、第１図（ａ）に示すように、少なくともその表面
が絶縁材料からなる下地体１上にアルミニウム配線層２
をスパッタ法により形成する。次に、このアルミニウム
配線Ｎ２上にスパッタ等を行って反射防止膜３を形成す
る。この反射防止膜３としては、例えばアモルファスシ
リコン膜等が使用可能である。First, as shown in FIG. 1(a), an aluminum wiring layer 2 is formed on a base body 1, at least the surface of which is made of an insulating material.
is formed by sputtering. Next, an antireflection film 3 is formed on this aluminum wiring N2 by sputtering or the like. As this anti-reflection film 3, for example, an amorphous silicon film or the like can be used.
そして、第１図（ｂ）に示すように、全面にフォトレジ
スト層４を塗布した後、アルミニウム配線層２のバター
ニングを行うためのマスクパターンを用いてフォトレジ
スト層４を選択的に露光して、現像する。Then, as shown in FIG. 1(b), after coating the entire surface with a photoresist layer 4, the photoresist layer 4 is selectively exposed using a mask pattern for patterning the aluminum wiring layer 2. and develop it.
このように選択的に形成されたフォトレジストＮ４をマ
スクとしてＲＩＥ等のドライエツチングを行い、第１図
（Ｃ）に示すように、アルミニウム配線層２及び反射防
止膜３をバターニングする。Using the selectively formed photoresist N4 as a mask, dry etching such as RIE is performed to pattern the aluminum wiring layer 2 and antireflection film 3 as shown in FIG. 1(C).
この時、アルミニウム配線層２は断面構造上の幅方向に
おいても僅かにエツチングされるため、オーバーハング
状に形成される。即ち、アルミニウム配線層２の幅は、
反射防止Ｍ３の両端部から幅８分ずつ短くなる。At this time, the aluminum wiring layer 2 is slightly etched also in the width direction of the cross-sectional structure, so that it is formed in an overhang shape. That is, the width of the aluminum wiring layer 2 is
The width is shortened by 8 minutes from both ends of the anti-reflection M3.
続いて、フォトレジスト層４をアッシングした後、第１
図（ｄ）に示すように、低温プロセスにて反射防止膜３
上を含む全面に膜厚２ａのシリコン窒化膜５を形成する
。このシリコン窒化膜５としては、後述のエツチングに
おいて、下地体１との選択性を有する材料であれば、こ
れに限るものではなく、他にも例えばシリコン酸化膜、
５ＯＣ（スピン・オン・グラス）膜等が使用可能であり
、更に、単層に躍定されるものではない。また、シリコ
ン窒化膜５の成膜方法としては、低温プロセスからなる
プラズマＣＶＤ法やスパッタ法等が好ましい。Subsequently, after ashing the photoresist layer 4, the first
As shown in Figure (d), the anti-reflection film 3 is coated using a low-temperature process.
A silicon nitride film 5 having a thickness of 2a is formed over the entire surface including the top. The silicon nitride film 5 is not limited to any material as long as it has selectivity with respect to the base body 1 in etching to be described later.
A 5OC (spin-on-glass) film or the like can be used, and it is not limited to a single layer. Further, as a method for forming the silicon nitride film 5, a plasma CVD method, a sputtering method, or the like, which is a low-temperature process, is preferable.
そして、このようなシリコン窒化膜５の全面エッチバッ
クを行う、このエツチングは反射防止膜３の上面が露出
した時点をもって終点とする。ここで、反射防止膜３は
エツチングマスクとして機能する。このようなエツチン
グにより、第１図（ｅ）に示すように、アルミニウム配
線層２の両側面にシリコン窒化膜５が残存される。従っ
て、アルミニウム配線層２のくぼんだ部分はシリコン窒
化膜５によって補われる。Then, the entire surface of the silicon nitride film 5 is etched back, and this etching ends when the upper surface of the antireflection film 3 is exposed. Here, the antireflection film 3 functions as an etching mask. As a result of such etching, silicon nitride film 5 remains on both sides of aluminum wiring layer 2, as shown in FIG. 1(e). Therefore, the depressed portion of the aluminum wiring layer 2 is compensated by the silicon nitride film 5.
最後に、第１図＜ｎ に示すように、アルミニウム配線
層２を含む全面にＰＳＧ等によるパッジベージラン膜６
を形成する。アルミニウム配線層２の側面には、スペー
サーとして機能するシリコン窒化膜５が形成されており
、オーバーハング状になることが防止されるため、下地
体ｌとアルミニウム配線層２の段差部においてパッシベ
ーションｌＩり６にクランクが発生する等の悪影響が起
きる虞れがない。Finally, as shown in FIG.
form. A silicon nitride film 5 that functions as a spacer is formed on the side surface of the aluminum wiring layer 2 to prevent an overhang. There is no risk of adverse effects such as cranking occurring on the 6.
第２の実施例
本実施例は、本願の第２の発明を適用し、Ａ２−３ｉ配
線層の側面にシリコン膜を形成する例である。Second Embodiment This embodiment is an example in which the second invention of the present application is applied and a silicon film is formed on the side surface of the A2-3i wiring layer.
先ず、下地体１１上にＡｆ−３ｉからなる金層層を全面
に形成した後、バターニングを行って第２図（ａ）に示
すように、下地体１１に対して垂直な側面を有する配線
層１２を形成する。First, after forming a gold layer made of Af-3i on the entire surface of the base body 11, patterning is performed to form a wiring having a side surface perpendicular to the base body 11, as shown in FIG. 2(a). Form layer 12.
続いて、第２図（ｂ）に示すように、配線層１２を含む
全面にスパッタを行ってシリコン膜１３を形成する。こ
のシリコン膜１３の膜厚は５０′〜２００人程度である
ことが好ましい。Subsequently, as shown in FIG. 2(b), sputtering is performed on the entire surface including the wiring layer 12 to form a silicon film 13. The thickness of this silicon film 13 is preferably about 50' to 200.
そして、ＲＩＥ等のドライエツチングにより全面エッチ
バックを行う。その結果、第２図（ｃ）に示すように、
配線Ｎ１２の側面にのみシリコン膜１３が残存され、サ
イドウオールが形成される。Then, the entire surface is etched back by dry etching such as RIE. As a result, as shown in Figure 2(c),
The silicon film 13 remains only on the side surface of the wiring N12, forming a sidewall.
このシリコン膜１３は配線層１２のボイド、断線防止膜
として機能する。即ち、熱処理の際に、下地体１１と配
線層１２の熱膨張差によって配線層１２に応力が働いて
も、シリコン膜１３の存在により、その応力が緩和され
る。従って、配線層１２に過剰のストレスが発生する虞
れがないので、配線層１２に発生するボイドや断線が防
止される。This silicon film 13 functions as a film to prevent voids and disconnections in the wiring layer 12. That is, even if stress is applied to the wiring layer 12 due to the difference in thermal expansion between the base body 11 and the wiring layer 12 during heat treatment, the presence of the silicon film 13 relieves the stress. Therefore, since there is no risk of excessive stress occurring in the wiring layer 12, voids and disconnections occurring in the wiring layer 12 are prevented.
続いて、第２図（ｄ）に示すように、配線層１２を含む
全面に層間絶縁膜１４を形成した後、更にこの眉間絶縁
膜１４上にフォトレジスト膜等の平坦化膜１５を形成す
る。そして、この平坦化膜１５と眉間絶縁膜１４のエッ
チレートが等しくされるエツチング条件により、全面エ
ッチバックを行う。この結果、配線層１２の上面が露出
される。Subsequently, as shown in FIG. 2(d), after forming an interlayer insulating film 14 on the entire surface including the wiring layer 12, a flattening film 15 such as a photoresist film is further formed on this glabellar insulating film 14. . Then, the entire surface is etched back under etching conditions such that the etching rates of the flattening film 15 and the glabella insulating film 14 are equal. As a result, the upper surface of the wiring layer 12 is exposed.
このようなエツチングによって、第２図（ｅ）に示すよ
うに、層ｒｊ１！縁膜１４に配線層１２が埋め込まれた
構造とされる。この時、シリコン層Ｉ３は配線ＩＷ１２
の側面に形成されているので、上述のようなエッチバッ
クを行っても除去されることがなく、ボイド、断線防止
膜として有効に機能する。By such etching, as shown in FIG. 2(e), the layer rj1! The structure is such that the wiring layer 12 is embedded in the edge film 14. At this time, the silicon layer I3 is connected to the wiring IW12.
Since the film is formed on the side surface of the film, it is not removed even if the above-mentioned etch-back is performed, and it functions effectively as a void and disconnection prevention film.
上述のように、本願の第１の発明は、サイドウオール技
術を採用することにより、金属配線層のオーバーハング
部が防止されるので、後工程での悪影響が起こる虞れが
ない。このため、例えば金属配線層を含む全面上にパッ
ジベージラン膜等が形成される場合でも、パッシベーシ
ョン膜にクラッタ等が発生せずに、良好な電極配線が形
成されス
また、本願の第２の発明は、金属配線層のボイド、断線
防止膜が金属配線層の側面に形成される構造とされる。As described above, the first invention of the present application prevents overhanging portions of the metal wiring layer by employing the sidewall technology, so there is no possibility of adverse effects occurring in subsequent processes. Therefore, even if a passivation film or the like is formed on the entire surface including the metal wiring layer, good electrode wiring can be formed without clutter or the like occurring in the passivation film. The structure is such that a film for preventing voids and disconnection in the metal wiring layer is formed on the side surface of the metal wiring layer.
従って、金属配線層を覆って平坦化膜を形成した後、全
面エッチバックを行い、金属配線層の上面を露出させる
場合にも有効である６Therefore, it is also effective when a planarization film is formed covering a metal wiring layer and then the entire surface is etched back to expose the upper surface of the metal wiring layer6.
第１図（ａ）乃至第１図（ｆ）は本願の第１の発明を適
用した半導体装置の製造方法の一例をその工程順に従っ
て説明するための概略断面図であり、第２図（ａ）乃至
第２図（ｅ）は本願の第２の発明を適用した半導体装置
の製造方法の一例をその工程順に従って説明するための
概略断面図である。
１．１１・・・下地体
２・・・アルミニウム配線層
１２・・・配線層
３・・・反射防止膜
４
・フォトレジスト層
・シリコン窒化膜
・パッシベーション膜
１３ ・
シリコン層
ｌ ４ ・
・層間絶縁膜
ｌ ５ ・
・平坦化膜1(a) to 1(f) are schematic cross-sectional views for explaining an example of a method for manufacturing a semiconductor device to which the first invention of the present application is applied according to the process order, and FIG. ) to FIG. 2(e) are schematic cross-sectional views for explaining an example of a method for manufacturing a semiconductor device to which the second invention of the present application is applied according to the process order. 1.11 Base body 2 Aluminum wiring layer 12 Wiring layer 3 Anti-reflection film 4 Photoresist layer Silicon nitride film Passivation film 13 Silicon layer 4 Interlayer insulation Film l 5 ・・Planarization film
Claims (2)
配線層上に反射防止膜を形成する工程と、 その反射防止膜上にフォトレジスト層を形成する工程と
、 そのフォトレジスト層を選択的に露光して現像する工程
と、 選択的に形成されたフォトレジスト層をマスクとして上
記反射防止膜及び上記金属配線層をパターニングする工
程と、 そのマスクとして用いたフォトレジスト層を上記反射防
止膜上から除去する工程と、 少なくとも上記金属配線層の側面を含む全面に絶縁膜を
形成する工程と、 異方性エッチングを用いて上記金属配線層の側面に上記
絶縁膜を残存させる工程とを有することを特徴とする半
導体装置の製造方法。(1) A step of forming a metal wiring layer on the base, a step of forming an anti-reflection film on the metal wiring layer, a step of forming a photoresist layer on the anti-reflection film, and a step of forming the photoresist layer on the anti-reflection film. a step of selectively exposing and developing; a step of patterning the antireflection film and the metal wiring layer using the selectively formed photoresist layer as a mask; and a step of patterning the antireflection film and the metal wiring layer using the photoresist layer used as the mask. A step of removing the film from above, a step of forming an insulating film on the entire surface including at least the side surfaces of the metal wiring layer, and a step of leaving the insulating film on the side surfaces of the metal wiring layer using anisotropic etching. A method for manufacturing a semiconductor device, comprising:
配線層をパターニングする工程と、少なくとも上記金属
配線層の側面を含む全面にシリコン層を形成する工程と
、 異方性エッチングを用いて上記金属配線層の側面に上記
シリコン層を残存させる工程とを有することを特徴とす
る半導体装置の製造方法。(2) A step of forming a metal wiring layer on the base, a step of patterning the metal wiring layer, a step of forming a silicon layer on the entire surface including at least the side surfaces of the metal wiring layer, and using anisotropic etching. A method for manufacturing a semiconductor device, comprising the step of leaving the silicon layer on the side surface of the metal wiring layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27679589A JPH03138940A (en) | 1989-10-24 | 1989-10-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27679589A JPH03138940A (en) | 1989-10-24 | 1989-10-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03138940A true JPH03138940A (en) | 1991-06-13 |
Family
ID=17574485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27679589A Pending JPH03138940A (en) | 1989-10-24 | 1989-10-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03138940A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326262B1 (en) * | 1998-06-30 | 2002-04-17 | 박종섭 | Method for forming semiconductor device |
-
1989
- 1989-10-24 JP JP27679589A patent/JPH03138940A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326262B1 (en) * | 1998-06-30 | 2002-04-17 | 박종섭 | Method for forming semiconductor device |
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